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M5M4V64S20ATP-8L PDF预览

M5M4V64S20ATP-8L

更新时间： 2024-11-29 22:55:35
品牌 Logo 应用领域
三菱 - MITSUBISHI 存储内存集成电路光电二极管动态存储器时钟
页数 文件大小 规格书
51页 1160K
描述
64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM

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M5M4V64S20ATP-8L 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：TSOP, TSOP54,.46,32Reach Compliance Code：unknown
风险等级：5.92Is Samacsys：N
最长访问时间：6 ns最大时钟频率 (fCLK)：100 MHz
I/O 类型：COMMON交错的突发长度：1,2,4,8
JESD-30 代码：R-PDSO-G54JESD-609代码：e0
内存密度：67108864 bit内存集成电路类型：SYNCHRONOUS DRAM
内存宽度：4端子数量：54
字数：16777216 words字数代码：16000000
最高工作温度：70 °C最低工作温度：
组织：16MX4输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSOP
封装等效代码：TSOP54,.46,32封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE电源：3.3 V
认证状态：Not Qualified刷新周期：4096
连续突发长度：1,2,4,8,FP最大待机电流：0.002 A
子类别：DRAMs最大压摆率：0.15 mA
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
Base Number Matches：1

M5M4V64S20ATP-8L 数据手册

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MITSUBISHI LSIs  
SDRAM (Rev.1.3)  
Mar98  
M5M4V64S20ATP-8A,-8L,-8, -10L, -10  
64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM  
Some of contents are subject to change without notice.  
PIN CONFIGURATION  
(TOP VIEW)  
DESCRIPTION  
The M5M4V64S20ATP is a 4-bank x 4194304-word x 4-bit  
Synchronous DRAM, with LVTTL interface. All inputs and  
outputs are referenced to the rising edge of CLK. The  
M5M4V64S20ATP achieves very high speed data rate up to  
125MHz, and is suitable for main memory or graphic memory  
in computer systems.  
Vdd  
NC  
VddQ  
NC  
DQ0  
VssQ  
NC  
NC  
VddQ  
NC  
DQ1  
VssQ  
NC  
Vdd  
NC  
1
2
3
4
5
6
7
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
Vss  
NC  
VssQ  
NC  
DQ3  
VddQ  
NC  
NC  
VssQ  
NC  
DQ2  
VddQ  
NC  
Vss  
NC  
DQM  
CLK  
CKE  
NC  
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
FEATURES  
- Single 3.3v±0.3v power supply  
- Clock frequency 125MHz /100MHz  
- Fully synchronous operation referenced to clock rising edge  
- 4 bank operation controlled by BA0, BA1 (Bank Address)  
- /CAS latency- 2/3 (programmable)  
/WE  
/CAS  
/RAS  
/CS  
BA0(A13)  
BA1(A12)  
A10  
20  
21  
22  
23  
24  
25  
26  
27  
35  
34  
33  
32  
31  
30  
29  
28  
A11  
A9  
A8  
A7  
A6  
A5  
A4  
Vss  
- Burst length- 1/2/4/8/Full Page (programmable)  
- Burst type- sequential / interleave (programmable)  
- Column access - random  
A0  
A1  
A2  
A3  
Vdd  
- Burst Write / Single Write (programmable)  
- Auto precharge / All bank precharge controlled by A10  
CLK  
: Master Clock  
- Auto refresh and Self refresh  
- 4096 refresh cycles /64ms  
- Column address A0-A9  
CKE  
/CS  
: Clock Enable  
: Chip Select  
/RAS  
/CAS  
/WE  
: Row Address Strobe  
: Column Address Strobe  
: Write Enable  
- LVTTL Interface  
- 400-mil, 54-pin Thin Small Outline Package (TSOP II) with  
0.8mm lead pitch  
: Data I/O  
DQ0-3  
DQM  
A0-11  
BA0,1  
Vdd  
: Output Disable/ Write Mask  
: Address Input  
Max.  
CLK Access  
Time  
: Bank Address  
Frequency  
: Power Supply  
6ns  
VddQ  
Vss  
: Power Supply for Output  
: Ground  
M5M4V64S30ATP-8A  
125MHz  
6ns  
8ns  
M5M4V64S30ATP-8  
M5M4V64S30ATP-10  
100MHz  
100MHz  
VssQ  
: Ground for Output  
1
MITSUBISHI ELECTRIC  
1234567...51

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与M5M4V64S20ATP-8L相关器件

型号 品牌 获取价格 描述 数据表
M5M4V64S30ATP-10 MITSUBISHI

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 		64M (4-BANK x 4194304-WORD x 4-BIT) Synchronous DRAM
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 		Synchronous DRAM, 4MX16, 8ns, MOS, PDSO54, 0.400 INCH, 0.80 MM PITCH, PLASTIC, TSOP2-54
M5M4V64S40ATP-8 MITSUBISHI

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