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Datasheet > 暂无类别数据> M5M4V64S30ATP-8
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M5M4V64S30ATP-8

更新时间： 2024-09-29 22:55:35
品牌 Logo 应用领域
三菱 - MITSUBISHI 动态存储器
页数 文件大小 规格书
48页 1095K
描述
64M (4-BANK x 2097152-WORD x 8-BIT) Synchronous DRAM

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M5M4V64S30ATP-8 数据手册

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MITSUBISHI LSIs  
SDRAM (Rev.0.2)  
M5M4V64S30ATP-8, -10, -12  
Jan'97 Preliminary  
64M (4-BANK x 2097152-WORD x 8-BIT) Synchronous DRAM  
PRELIMINARY  
Some of contents are subject to change without notice.  
PIN CONFIGURATION  
(TOP VIEW)  
DESCRIPTION  
The M5M4V64S30ATP is a 4-bank x 2097152-word x 8-bit  
Synchronous DRAM, with LVTTL interface. All inputs and  
outputs are referenced to the rising edge of CLK. The  
M5M4V64S30ATP achieves very high speed data rate up to  
125MHz, and is suitable for main memory or graphic memory  
in computer systems.  
Vdd  
DQ0  
VddQ  
NC  
DQ1  
VssQ  
NC  
DQ2  
VddQ  
NC  
DQ3  
VssQ  
NC  
Vdd  
NC  
/WE  
/CAS  
/RAS  
/CS  
1
2
3
4
5
6
7
54  
Vss  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
DQ7  
VssQ  
NC  
DQ6  
VddQ  
NC  
DQ5  
VssQ  
NC  
DQ4  
VddQ  
NC  
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
FEATURES  
- Single 3.3v±0.3v power supply  
Vss  
NC (Vref)  
DQM  
CLK  
CKE  
NC  
A11  
A9  
A8  
A7  
A6  
A5  
A4  
- Clock frequency 125MHz / 100MHz / 83MHz  
- Fully synchronous operation referenced to clock rising edge  
- 4 bank operation controlled by BA0, BA1 (Bank Address)  
- /CAS latency- 2/3 (programmable)  
BA0(A13)  
BA1(A12)  
A10  
- Burst length- 1/2/4/8 (programmable)  
A0  
A1  
A2  
A3  
- Burst type- sequential / interleave (programmable)  
- Column access - random  
Vdd  
Vss  
- Auto precharge / All bank precharge controlled by A10  
- Auto refresh and Self refresh  
- 4096 refresh cycles /64ms  
- Column address A0-A8  
CLK  
: Master Clock  
: Clock Enable  
: Chip Select  
CKE  
/CS  
- LVTTL Interface  
/RAS  
/CAS  
/WE  
: Row Address Strobe  
: Column Address Strobe  
: Write Enable  
- 400-mil, 54-pin Thin Small Outline Package (TSOP II) with  
0.8mm lead pitch  
DQ0-7  
DQM  
A0-11  
BA0,1  
Vdd  
: Data I/O  
: Output Disable/ Write Mask  
: Address Input  
Max.  
CLK Access  
Time  
Frequency  
: Bank Address  
M5M4V64S30ATP-8  
M5M4V64S30ATP-10  
M5M4V64S30ATP-12  
125MHz  
100MHz  
83MHz  
6ns  
: Power Supply  
VddQ  
Vss  
: Power Supply for Output  
: Ground  
8ns  
8ns  
VssQ  
: Ground for Output  
1
MITSUBISHI ELECTRIC  
1234567...48

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与M5M4V64S30ATP-8相关器件

型号 品牌 获取价格 描述 数据表
M5M4V64S30ATP-8A MITSUBISHI

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 		64M (4-BANK x 2097152-WORD x 8-BIT) Synchronous DRAM
M5M4V64S30ATP-8L MITSUBISHI

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 		64M (4-BANK x 2097152-WORD x 8-BIT) Synchronous DRAM
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 		64M (4-BANK x 1048576-WORD x 16-BIT) Synchronous DRAM
M5M4V64S40ATP-10L MITSUBISHI

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 		64M (4-BANK x 1048576-WORD x 16-BIT) Synchronous DRAM
M5M4V64S40ATP-12 MITSUBISHI

获取价格

 		Synchronous DRAM, 4MX16, 8ns, MOS, PDSO54, 0.400 INCH, 0.80 MM PITCH, PLASTIC, TSOP2-54
M5M4V64S40ATP-8 MITSUBISHI

获取价格

 		64M (4-BANK x 1048576-WORD x 16-BIT) Synchronous DRAM
M5M4V64S40ATP-8A MITSUBISHI

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 		64M (4-BANK x 1048576-WORD x 16-BIT) Synchronous DRAM
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M5M5 EDAL

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 		Super-mini Terminal Block Signal Conditioners M5-UNIT

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