M54HC375F1

更新时间： 2024-11-06 13:10:07

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意法半导体 - STMICROELECTRONICS		触发器锁存器逻辑集成电路
页数	文件大小	规格书
11页	247K
描述
HC/UH SERIES, DUAL HIGH LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, CDIP16, FRIT SEALED, CERAMIC, DIP-16

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M54HC375F1 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	FRIT SEALED, CERAMIC, DIP-16
针数：	16	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.92
Is Samacsys：	N	系列：	HC/UH
JESD-30 代码：	R-GDIP-T16	JESD-609代码：	e0
负载电容（CL）：	50 pF	逻辑集成电路类型：	D LATCH
最大I（ol）：	0.004 A	位数：	2
功能数量：	2	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
输出极性：	COMPLEMENTARY	封装主体材料：	CERAMIC, GLASS-SEALED
封装代码：	DIP	封装等效代码：	DIP16,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	2/6 V
Prop。Delay @ Nom-Sup：	48 ns	传播延迟（tpd）：	48 ns
认证状态：	Not Qualified	座面最大高度：	5 mm
子类别：	FF/Latches	最大供电电压 (Vsup)：	6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	HIGH LEVEL	宽度：	7.62 mm
Base Number Matches：	1

M54HC375F1 数据手册

M54HC375

M74HC375

QUAD D TYPE LATCH

HIGH SPEED

t_PD= 14 ns (TYP.) AT V_CC= 5 V

LOW POWER DISSIPATION

I_CC= 1 µA (MAX.) AT T_A= 25 °C

HIGH NOISE IMMUNITY

V_NIH= V_NIL= 28 % V_CC(MIN.)

OUTPUT DRIVE CAPABILITY

10 LSTTL LOADS

SYMMETRICAL OUTPUT IMPEDANCE

|I_OH| = I_OL= 4 mA (MIN.)

BALANCED PROPAGATION DELAYS

t_PLH= t_PHL

WIDE OPERATING VOLTAGE RANGE

B1R

(Plastic Package)

F1R

(Ceramic Package)

M1R

(Micro Package)

C1R

(Chip Carrier)

V_CC(OPR) = 2 V TO 6 V

PIN AND FUNCTION COMPATIBLE WITH

54/74LS375

ORDER CODES :

M54HC375F1R

M74HC375B1R

M74HC375M1R

M74HC375C1R

PIN CONNECTIONS (top view)

DESCRIPTION

The M54/74HC375 is a high speed CMOS QUADD

TYPE LATCH fabricated in silicon gate C²MOS

technology. It has the same high speed perform-

ance of LSTTL combinedwithtrue CMOSlowpower

consumption. It contains two groups of 2-bit latches

controlled by an enable input (G1 2 or G3 4).

These two latch groups can be used in the different

circuits. Each latch has Q and Q outputs (1Q to 4Q

and 1Q to 4Q). The data applied to the data input is

transferred to the Q and Q outputs when the enable

input is taken high and the outputs will follow the

data input as long as the enable input is kept high.

When the enable input is taken low, the information

data applied to the data input at that time is retained

at the outputs.

All inputs are equipped with protection circuits

against static discharge and transient excess volt-

age.

NC =

No Internal

Connection

February 1993

1/11

12 3 4 5 6 7...11

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型号	品牌	获取价格	描述	数据表
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