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M381L3223FTM-CB0

更新时间： 2024-09-17 14:52:51

品牌	Logo	应用领域
三星 - SAMSUNG		时钟动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
25页	445K
描述
DDR DRAM Module, 32MX72, 0.75ns, CMOS, DIMM-184

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M381L3223FTM-CB0 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM, DIMM184
针数：	184	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.33	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	0.75 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N184	JESD-609代码：	e0
内存密度：	2415919104 bit	内存集成电路类型：	DDR DRAM MODULE
内存宽度：	72	功能数量：	1
端口数量：	1	端子数量：	184
字数：	33554432 words	字数代码：	32000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32MX72
输出特性：	3-STATE	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装等效代码：	DIMM184
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	230	电源：	2.5 V
认证状态：	Not Qualified	刷新周期：	8192
自我刷新：	YES	子类别：	DRAMs
最大压摆率：	2.25 mA	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
Base Number Matches：	1

M381L3223FTM-CB0 数据手册

256MB, 512MB Unbuffered DIMM

DDR SDRAM

128MB, 16M x 64 Non ECC Module (M368L1624FTM) (Populated as 1 bank of x16 DDR SDRAM Module)

Functional Block Diagram

CS0

DQS1

DM1

LDQS

LDM

LDQS

LDM

DQS5

DM5

DQ8

DQ9

I/O 6

I/O 4

I/O 1

I/O 3

I/O 2

I/O 0

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

I/O 6

I/O 4

I/O 1

I/O 3

I/O 2

I/O 0

DQ10

DQ11

DQ12

DQ13

DQ14

I/O 5

DQ15

I/O 7

UDQS

UDM

I/O 8

I/O 10

I/O 15

I/O 13

I/O 12

I/O 14

I/O 11

I/O 9

I/O 7

UDQS

UDM

I/O 8

I/O 10

I/O 15

I/O 13

I/O 12

I/O 14

I/O 11

I/O 9

DQS0

DM0

DQS4

DM4

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS3

DM3

LDQS

LDM

DQS7

DM7

LDQS

LDM

I/O 6

I/O 4

I/O 1

I/O 3

I/O 2

I/O 0

I/O 5

I/O 7

UDQS

UDM

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

I/O 6

I/O 4

I/O 1

I/O 3

I/O 2

I/O 0

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 5

I/O 7

DQS2

DM2

UDQS

DQS6

DM6

UDM

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

I/O 8

I/O 10

I/O 15

I/O 13

I/O 12

I/O 14

I/O 11

I/O 9

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

I/O 8

I/O 10

I/O 15

I/O 13

I/O 12

I/O 14

I/O 11

I/O 9

Cap/D0/*Cap

BA0 - BA1

BA0-BA1: DDR SDRAMs D0 - D3

A0-A12: DDR SDRAMs D0 - D3

Cap/Cap/Cap

Cap/*Cap/D2

R=120Ω

A0 - A12

RAS

CK0/1/2

RAS: DDR SDRAMs D0 - D3

CAS: DDR SDRAMs D0 - D3

Card

Edge

Cap/Cap/Cap

Cap/D1/D3

Clock Wiring

CAS

Clock

CKE: DDR SDRAMs D0 - D3

Input

CKE0

DDR SDRAMs

0 DDR SDRAM

2 DDR SDRAMs

WE: DDR SDRAMs D0 - D3

CK0/CK0

CK1/CK1

CK2/CK2

Cap/Cap/Cap

V_DDSPD

SPD

Notes:

Serial PD

V_DD/V_DDQ

D0 - D3

1. DQ-to-I/O wiring is shown as recomended but

may be changed.

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 Ohms + 5%.

4. BAx, Ax, RAS, CAS, WE resistors: 7.5 Ohms

+ 5%

SCL

D0 - D3

SDA

VREF

V_SS

D0 - D3

SA0 SA1 SA2

Rev. 1.2 May, 2004

1 2 3 456 7 8...25

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