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M12L128324A-6BG2E

更新时间： 2023-12-18 00:00:00

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晶豪 - ESMT		/
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JEDEC standard 3.3V power supply

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M12L128324A-6BG2E 技术参数

生命周期：	Obsolete	包装说明：	LFBGA,
Reach Compliance Code：	unknown	风险等级：	5.84
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	5.5 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PBGA-B90
长度：	13 mm	内存密度：	134217728 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	32
功能数量：	1	端口数量：	1
端子数量：	90	字数：	4194304 words
字数代码：	4000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	4MX32	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH	座面最大高度：	1.4 mm
自我刷新：	YES	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
宽度：	8 mm

M12L128324A-6BG2E 数据手册

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ESMT

(Preliminary)

M12L128324A (2E)

AC OPERATING TEST CONDITIONS (V_DD= 3.3V ± 0.3V ，T_A= 0 to 70 °C )

Parameter

Input levels (Vih/Vil)

Value

2.4/0.4

1.4

Unit

Input timing measurement reference level

Input rise and fall-time

tr/tf = 1/1

1.4

Output timing measurement reference level

Output load condition

See Fig. 2

Vtt = 1.4V

3.3V

⁵⁰Ω

1200

Ω

VOH (DC) =2.4V , IOH = -2 mA

V^OL(DC) =0.4V , IOL = 2 mA

Output

^{Z0 =50}Ω

30pF

⁸⁷⁰Ω

(Fig. 1) DC Output Load Circuit

(Fig. 2) AC Output Load Circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

Version

Parameter

Symbol

Unit

Note

-5

-6

-7

Row active to row active delay

tRRD (min)

t^RCD(min)

RAS to CAS delay

Row precharge time

tRP (min)

tRAS (min)

t^RAS(max)

tRC (min)

t^RFC(min)

tCDL (min)

tRDL (min)

tBDL (min)

t_CCD(min)

100

Row active time

@ Operating

Row cycle time

1, 5

@ Auto Refresh

Last data in to col. address delay

Last data in to row precharge

Last data in to burst stop

CLK

Col. address to col. address delay

CAS latency = 3

CAS latency = 2

Number of valid

Output data

Note: 1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time and then

rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5. A new command may be given t_RFCafter self refresh exit.

Elite Semiconductor Memory Technology Inc.

Publication Date: Jun. 2011

Revision: 0.1 5/44

1 2 3 456 7 8...44

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