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K7I641882M-FC25T

更新时间： 2023-02-15 00:00:00
品牌 Logo 应用领域
三星 - SAMSUNG 双倍数据速率静态存储器
页数 文件大小 规格书
18页 412K
描述
DDR SRAM, 4MX18, 0.45ns, CMOS, PBGA165, 15 X 17 MM, 1 MM PITCH, FBGA-165

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K7I641882M-FC25T 数据手册

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K7I643682M  
K7I641882M  
2Mx36 & 4Mx18 DDRII CIO b2 SRAM  
PIN CONFIGURATIONS(TOP VIEW) K7I643682M(2Mx36)  
1
2
NC/SA*  
DQ27  
NC  
DQ29  
NC  
DQ30  
DQ31  
VREF  
NC  
NC  
DQ33  
NC  
DQ35  
NC  
TCK  
3
4
5
6
K
K
7
8
LD  
SA  
VSS  
9
SA  
10  
SA  
NC  
DQ17  
NC  
11  
CQ  
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ  
NC  
NC  
NC  
NC  
NC  
NC  
Doff  
NC  
NC  
NC  
NC  
NC  
NC  
TDO  
SA  
R/W  
SA  
VSS  
BW2  
BW3  
SA  
BW1  
BW0  
SA  
DQ18  
DQ28  
DQ19  
DQ20  
DQ21  
DQ22  
VDDQ  
DQ32  
DQ23  
DQ24  
DQ34  
DQ25  
DQ26  
SA  
NC  
NC  
NC  
NC  
NC  
NC  
VDDQ  
NC  
NC  
NC  
NC  
NC  
NC  
SA  
DQ8  
DQ7  
DQ16  
DQ6  
DQ5  
DQ14  
ZQ  
SA0  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
VSS  
SA  
C
VSS  
VSS  
VSS  
VDD  
VDD  
VDD  
VDD  
VDD  
VSS  
VSS  
SA  
VSS  
VSS  
VDD  
VDD  
VDD  
VDD  
VDD  
VSS  
VSS  
SA  
VSS  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VSS  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VDDQ  
VSS  
DQ15  
NC  
NC  
VREF  
DQ13  
DQ12  
NC  
DQ11  
NC  
DQ4  
DQ3  
DQ2  
DQ1  
DQ10  
DQ0  
TDI  
VSS  
VSS  
SA  
SA  
SA  
SA  
SA  
SA  
DQ9  
TMS  
SA  
SA  
C
Notes: 1. * Checked No Connect(NC) pins are reserved for higher density address, i.e. 2A for 144Mb.  
2. BW0 controls write to DQ0:DQ8, BW1 controls write to DQ9:DQ17, BW2 controls write to DQ18:DQ26 and BW3 controls write to DQ27:DQ35.  
PIN NAME  
SYMBOL  
PIN NUMBERS  
DESCRIPTION  
Input Clock  
NOTE  
K, K  
C, C  
CQ, CQ  
Doff  
SA0  
SA  
6B, 6A  
6P, 6R  
11A, 1A  
1H  
Input Clock for Output Data  
Output Echo Clock  
DLL Disable when low  
Burst Count Address Inputs  
Address Inputs  
1
6C  
3A,9A,10A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R  
2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F  
11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L  
3M,10M,11M,2N,3N,11N,3P,10P,11P  
DQ0-35  
Data Inputs Outputs  
Read, Write Control Pin, Read active  
when high  
R/W  
LD  
4A  
8A  
Synchronous Load Pin, bus Cycle  
sequence is to be defined when low  
BW0, BW1,BW2, BW3  
7B,7A,5A,5B  
2H,10H  
11H  
Block Write Control Pin,active when low  
Input Reference Voltage  
Output Driver Impedance Control Input  
Power Supply (1.8 V)  
VREF  
ZQ  
VDD  
2
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K  
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L  
VDDQ  
Output Power Supply (1.5V or 1.8V)  
4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,  
4M-8M,4N,8N  
VSS  
Ground  
TMS  
TDI  
TCK  
TDO  
10R  
11R  
2R  
JTAG Test Mode Select  
JTAG Test Data Input  
JTAG Test Clock  
1R  
JTAG Test Data Output  
2A,1B,9B,10B,1C,2C,9C,1D,9D,10D,1E,2E,9E,  
1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K  
1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P  
NC  
No Connect  
3
Notes: 1. C, C, K or K cannot be set to VREF voltage.  
2. When ZQ pin is directly connected to VDD output impedance is set to minimum value and it cannot be connected to ground or left unconnected  
3. Not connected to chip pad internally.  
.
Rev. 1.3 March 2007  
- 4 -  
1234567...18

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型号 品牌 描述 获取价格 数据表
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