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K4S280832D-NC7C

更新时间： 2024-02-16 20:51:46

品牌	Logo	应用领域
三星 - SAMSUNG		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
11页	113K
描述
Synchronous DRAM, 16MX8, 5.4ns, CMOS, PDSO54, 0.400 X 0.441 INCH, 0.40 MM PITCH, STSOP2-54

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K4S280832D-NC7C 技术参数

生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP,	针数：	54
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.02	风险等级：	5.83
访问模式：	FOUR BANK PAGE BURST	最长访问时间：	5.4 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PDSO-G54
长度：	11.2 mm	内存密度：	134217728 bit
内存集成电路类型：	SYNCHRONOUS DRAM	内存宽度：	8
功能数量：	1	端口数量：	1
端子数量：	54	字数：	16777216 words
字数代码：	16000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	16MX8	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.4 mm
端子位置：	DUAL	宽度：	10.16 mm
Base Number Matches：	1

K4S280832D-NC7C 数据手册

K4S280832D

CMOS SDRAM

PIN CONFIGURATION (Top view)

VDD

DQ0

VDDQ

N.C

DQ1

VSSQ

N.C

DQ2

VDDQ

N.C

DQ3

VSSQ

N.C

VDD

N.C

CAS

RAS

VSS

DQ7

VSSQ

N.C

DQ6

VDDQ

N.C

DQ5

VSSQ

N.C

DQ4

VDDQ

N.C

VSS

N.C/RFU

DQM

CLK

CKE

N.C

A11

54Pin sTSOP (II)

(400mil x 441mil)

(0.4 mm Pin pitch)

BA0

BA1

A10/AP

VSS

VDD

PIN FUNCTION DESCRIPTION

Name

System clock

Input Function

Active on the positive going edge to sample all inputs.

CLK

Disables or enables device operation by masking or enabling all inputs except

CLK, CKE and DQM

Chip select

Masks system clock to freeze operation from the next clock cycle.

CKE should be enabled at least one cycle prior to new command.

Disable input buffers for power down in standby.

CKE

Clock enable

Row/column addresses are multiplexed on the same pins.

Row address : RA0 ~ RA11, Column address : CA0 ~ CA9

A0 ~ A11

BA0 ~ BA1

RAS

Address

Selects bank to be activated during row address latch time.

Selects bank for read/write during column address latch time.

Bank select address

Row address strobe

Column address strobe

Write enable

Latches row addresses on the positive going edge of the CLK with RAS low.

Enables row access & precharge.

Latches column addresses on the positive going edge of the CLK with CAS low.

Enables column access.

CAS

Enables write operation and row precharge.

Latches data in starting from CAS, WE active.

Makes data output Hi-Z, tSHZ after the clock and masks the output.

Blocks data input when DQM active.

DQM

Data input/output mask

DQ0 ~ 7

VDD/VSS

Data input/output

Data inputs/outputs are multiplexed on the same pins.

Power and ground for the input buffers and the core logic.

Power supply/ground

Isolated power supply and ground for the output buffers to provide improved noise

immunity.

VDDQ/VSSQ

N.C/RFU

Data output power/ground

No connection

/reserved for future use

This pin is recommended to be left No Connection on the device.

Rev. 0.1 Sept. 2001

1 2 345 6 7...11

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