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IDT71V509S50Y

更新时间： 2024-09-17 22:26:15
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器输出元件
页数 文件大小 规格书
9页 98K
描述
128K x 8 3.3V SYNCHRONOUS SRAM WITH ZBTO AND FLOW-THROUGH OUTPUT

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IDT71V509S50Y 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOJ包装说明：SOJ, SOJ44,.44
针数：44Reach Compliance Code：not_compliant
ECCN代码：3A991.B.2.BHTS代码：8542.32.00.41
风险等级：5.87最长访问时间：20 ns
I/O 类型：COMMONJESD-30 代码：R-PDSO-J44
JESD-609代码：e0长度：28.575 mm
内存密度：1048576 bit内存集成电路类型：ZBT SRAM
内存宽度：8湿度敏感等级：3
功能数量：1端口数量：1
端子数量：44字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX8输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：SOJ封装等效代码：SOJ44,.44
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
并行/串行：PARALLEL电源：3.3 V
认证状态：Not Qualified座面最大高度：3.683 mm
最大待机电流：0.025 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.12 mA
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：J BEND
端子节距：1.27 mm端子位置：DUAL
宽度：10.16 mm

IDT71V509S50Y 数据手册

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ADVANCE  
INFORMATION  
IDT71V509  
128K x 8 3.3V SYNCHRONOUS SRAM  
WITH ZBT AND FLOW-THROUGH  
OUTPUT  
Integrated Device Technology, Inc.  
duringoneclockcycle, andoneclockcyclelateritsassociated  
data cycle occurs, be it read or write.  
The IDT71V509 contains data, address, and control signal  
registers. Output Enable is the only asynchronous signal, and  
can be used to disable the output at any time.  
AClockEnable(CEN)pinallowsoperationoftheIDT71V509  
to be suspended as long as necessary. All synchronous  
inputs are ignored when CEN is high. A Chip Select (CS) pin  
allows the user to deselect the device when desired. If CS is  
high, no new memory operation is initiated, but any pending  
data transfers (reads and writes) will still be completed.  
TheIDT71V509utilizesIDT'shigh-performance3.3VCMOS  
process, and is packaged in a JEDEC Standard 400-mil 44-  
lead small outline J-lead plastic package (SOJ) for high board  
density.  
FEATURES:  
• 128K x 8 memory configuration  
• High speed - 66 MHz (9 ns Clock-to-Data Access)  
• Flow-Through Output  
• No dead cycles between Write and Read Cycles  
• Low power deselect mode  
• Single 3.3V power supply (±5%)  
• Packaged in 44-lead SOJ  
DESCRIPTION:  
The IDT71V509 is a 3.3V high-speed 1,024,576-bit syn-  
chronous SRAM organized as 128K x 8. It is designed to  
eliminate dead cycles when turning the bus around between  
reads and writes, or writes and reads. Thus, it has been given  
the name ZBT , or Zero Bus Turnaround  
.
Addresses and control signals are applied to the SRAM  
FUNCTIONAL BLOCK DIAGRAM  
D
D
Q
Q
Address  
Address  
SRAM  
Control  
Control  
(WE, CS, CEN)  
DI  
DO  
D
Q
Control Logic  
Clk  
Mux  
Sel  
Clock  
Gate  
OE  
Data  
3618 drw 01  
The IDT logo is a registered trademark and CacheRAM, Zero Bus Turnaround and ZBTare trademarks of Integrated Device Technology, Inc.  
Pentium is a trademark of Intel Corp.  
PowerPC is a trademark of International Business Machines, Inc.  
COMMERCIAL TEMPERATURE RANGE  
AUGUST 1996  
1996 Integrated Device Technology, Inc.  
11.3  
DSC-3618/1  
1
1234567...9

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与IDT71V509S50Y相关器件

型号 品牌 获取价格 描述 数据表
IDT71V509S66Y IDT

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