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IDT70824L45GG

更新时间： 2024-11-14 15:34:43
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
21页 210K
描述
Standard SRAM, 4KX16, 45ns, CMOS, CPGA84, PGA-84

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IDT70824L45GG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：PGA
包装说明：PGA-84针数：84
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.83
最长访问时间：45 nsJESD-30 代码：S-CPGA-P84
JESD-609代码：e3长度：27.94 mm
内存密度：65536 bit内存集成电路类型：STANDARD SRAM
内存宽度：16功能数量：1
端子数量：84字数：4096 words
字数代码：4000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：4KX16封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：PGA封装形状：SQUARE
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：5.207 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：PIN/PEG端子节距：2.54 mm
端子位置：PERPENDICULAR处于峰值回流温度下的最长时间：30
宽度：27.94 mmBase Number Matches：1

IDT70824L45GG 数据手册

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HIGH SPEED 64K (4K X 16 BIT)  
SEQUENTIAL ACCESS  
IDT70824S/L  
RANDOM ACCESS MEMORY (SARAM™)  
Features  
◆
◆
High-speed access  
Compatible with Intel BMIC and 82430 PCI Set  
Width and Depth Expandable  
Sequential side  
– Address based flags for buffer control  
◆
– Military:35/45ns(max.)  
◆
– Commercial:20/25/35/45ns(max.)  
Low-power operation  
◆
– IDT70824S  
– Pointer logic supports up to two internal buffers  
Battery backup operation - 2V data retention  
TTL-compatible, single 5V (+10%) power supply  
Available in 80-pin TQFP and 84-pin PGA  
Military product compliant to MIL-PRF-38535 QML  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
◆
Active:775mW(typ.)  
Standby: 5mW (typ.)  
– IDT70824L  
◆
◆
◆
Active:775mW(typ.)  
Standby: 1mW (typ.)  
◆
◆
™
4Kx16SequentialAccess RandomAccess Memory (SARAM )  
– Sequential Access from one port and standard Random  
Access from the other port  
– Separate upper-byte and lower-byte control of the  
RandomAccessPort  
High speed operation  
– 20ns tAA for random access port  
– 20ns tCD for sequential port  
Description  
TheIDT70824isahigh-speed4Kx16-BitSequentialAccessRandom  
AccessMemory(SARAM).TheSARAMoffersasingle-chipsolutionto  
bufferdatasequentiallyononeport,andbeaccessedrandomly(asyn-  
chronously) through the other port. The device has a Dual-Port RAM  
based architecture with a standard SRAM interface for the random  
(asynchronous) access port, and a clocked interface with counter se-  
◆
◆
– 25nsclockcycletime  
Architecture based on Dual-Port RAM cells  
FunctionalBlockDiagram  
12  
RST  
SCLK  
CNTEN  
A0-11  
CE  
OE  
Random  
Access  
Port  
Sequential  
SOE  
Access  
R/W  
SSTRT  
SSTRT  
SCE  
SR/W  
SLD  
1
2
Port  
Controls  
LB LSB  
Controls  
UB MSB  
CMD  
4K X 16  
Memory  
Array  
16  
16  
16  
Data  
R
Reg.  
12  
Data  
L
I/O0-15  
SI/O0-15  
,
12  
Addr  
L
Addr  
R
12  
RST  
12  
Pointer/  
Counter  
12  
12  
Start Address for Buffer #1  
End Address for Buffer #1  
Start Address for Buffer #2  
End Address for Buffer #2  
Flow Control Buffer  
12  
EOB  
1
2
COMPARATOR  
EOB  
Flag Status  
3099 drw 01  
MAY 2000  
1
©2000IntegratedDeviceTechnology,Inc.  
DSC-3099/5  
6.07  
1234567...21

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型号 品牌 获取价格 描述 数据表
IDT70824L45GI IDT

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