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IDT5V9910A-5SOGI8

更新时间： 2024-11-29 19:10:19

品牌	Logo	应用领域
艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
6页	49K
描述
PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 INCH, SOIC-24

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IDT5V9910A-5SOGI8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	0.300 INCH, SOIC-24	针数：	24
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.8	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G24	JESD-609代码：	e3
长度：	15.4 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	8	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.5 ns
座面最大高度：	2.65 mm	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	7.5 mm
最小 fmax：	85 MHz	Base Number Matches：	1

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IDT5V9910A

COMMERCIALANDINDUSTRIALTEMPERATURERANGES

3.3VLOWSKEWPLLCLOCKDRIVERTURBOCLOCKJR.

3.3V LOW SKEW

IDT5V9910A

PLL CLOCK DRIVER

TURBOCLOCK™ JR.

FEATURES:

DESCRIPTION:

• Eight zero delay outputs

The IDT5V9910A is a high fanout phase locked-loop clock driver

intendedforhighperformancecomputinganddata-communicationsappli-

cations. It has eight zero delay LVTTL outputs.

• <250ps of output to output skew

• Selectable positive or negative edge synchronization

• Synchronous output enable

• Output frequency: 15MHz to 85MHz

• 3 skew grades:

When the GND/sOE pin is held low, all the outputs are synchronously

enabled. However, if GND/sOE is held high, all the outputs except Q2 and

Q3 are synchronously disabled.

IDT5V9910A-2: tSKEW0<250ps

IDT5V9910A-5: tSKEW0<500ps

IDT5V9910A-7: tSKEW0<750ps

• 3-level inputs for PLL range control

• PLL bypass for DC testing

• External feedback, internal loop filter

• 12mA balanced drive outputs

• Low Jitter: <200ps peak-to-peak

• Available in SOIC package

Furthermore, when the VCCQ/PE is held high, all the outputs are

synchronized with the positive edge of the REF clock input. When VCCQ/

PE is held low, all the outputs are synchronized with the negative edge of

REF.

TheFBsignaliscomparedwiththeinputREFsignalatthephasedetector

in order to drive the VCO. Phase differences cause the VCO of the PLL to

adjust upwards or downwards accordingly.

An internal loop filter moderates the response of the VCO to the phase

detector.Theloopfiltertransferfunctionhasbeenchosentoprovideminimal

jitter(orfrequencyvariation)whilestillprovidingaccurateresponsestoinput

frequency changes.

FUNCTIONALBLOCKDIAGRAM

VCCQ/PE

GND/sOE

PLL

REF

TheIDTlogoisaregisteredtrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

SEPTEMBER 2001

2001 Integrated Device Technology, Inc.

DSC 5847/2

12 3 4 5 6

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IDT5V9910A-7SO	IDT	获取价格	3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR
IDT5V9910A-7SOGI	IDT	获取价格	PLL Based Clock Driver, 5V Series, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 I
IDT5V9910A-7SOGI8	IDT	获取价格	PLL Based Clock Driver, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 INCH, SOIC-2
IDT5V9910A-7SOI	IDT	获取价格	3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR
IDT5V9910A-7SOI8	IDT	获取价格	PLL Based Clock Driver, 5V Series, 8 True Output(s), 0 Inverted Output(s), PDSO24, 0.300 I
IDT5V991A	IDT	获取价格	3.3V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK
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