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ICS9DB803DGLFT

更新时间： 2024-02-08 19:42:28
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
22页 292K
描述
PLL Based Clock Driver, 9DB Series, 8 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48

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ICS9DB803DGLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP48,.3,20针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.24
系列：9DB输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G48JESD-609代码：e3
长度：12.5 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：48
实输出次数：8最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP48,.3,20封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
Base Number Matches：1

ICS9DB803DGLFT 数据手册

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ICS9DB803D  
EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2  
Pin Descriptions for OE_INV=1 (cont.)  
PIN #  
PIN NAME  
PIN TYPE  
DESCRIPTION  
25  
GND  
PWR  
Ground pin.  
Asynchronous active high input pin used to power down the device.  
The internal clocks are disabled and the VCO is stopped.  
26  
PD  
IN  
IN  
Active High input to stop differential output clocks.  
3.3V input for selecting PLL Band Width  
0 = High, 1= Low  
27  
28  
29  
30  
DIF_STOP  
HIGH_BW#  
DIF_4#  
PWR  
OUT  
OUT  
0.7V differential Complementary clock output  
DIF_4  
0.7V differential true clock output  
Power supply, nominal 3.3V  
31  
VDD  
PWR  
32  
33  
34  
GND  
DIF_5#  
DIF_5  
PWR  
OUT  
OUT  
Ground pin.  
0.7V differential Complementary clock output  
0.7V differential true clock output  
Active low input for enabling DIF pair 5.  
1 =disable outputs, 0 = enable outputs  
Active low input for enabling DIF pair 6.  
1 =disable outputs, 0 = enable outputs  
0.7V differential Complementary clock output  
35  
OE5#  
IN  
36  
37  
38  
OE6#  
IN  
DIF_6#  
DIF_6  
OUT  
OUT  
0.7V differential true clock output  
Power supply, nominal 3.3V  
39  
40  
VDD  
PWR  
IN  
This latched input selects the polarity of the OE pins.  
0 = OE pins active high, 1 = OE pins active low (OE#)  
0.7V differential Complementary clock output  
0.7V differential true clock output  
OE_INV  
41  
42  
DIF_7#  
DIF_7  
OUT  
OUT  
Active low input for enabling DIF pair 4  
1 =disable outputs, 0 = enable outputs  
Active low input for enabling DIF pair 7.  
1 =disable outputs, 0 = enable outputs  
3.3V output indicating PLL Lock Status. This pin goes high when lock  
is achieved.  
43  
44  
45  
OE4#  
OE7#  
LOCK  
IN  
IN  
OUT  
This pin establishes the reference for the differential current-mode  
output pairs. It requires a fixed precision resistor to ground. 475ohm is  
the standard value for 100ohm differential impedance. Other  
impedances require different values. See data sheet.  
Ground pin for the PLL core.  
46  
IREF  
IN  
47  
48  
GNDA  
VDDA  
PWR  
PWR  
3.3V power for the PLL core.  
IDT® EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2  
6
ICS9DB803D  
REV N 071013  
1...3456789...22

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