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ICS9DB803DGLFT

更新时间： 2024-02-01 17:25:25
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
22页 292K
描述
PLL Based Clock Driver, 9DB Series, 8 True Output(s), 0 Inverted Output(s), PDSO48, 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48

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ICS9DB803DGLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP48,.3,20针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.24
系列：9DB输入调节：DIFFERENTIAL
JESD-30 代码：R-PDSO-G48JESD-609代码：e3
长度：12.5 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：48
实输出次数：8最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP48,.3,20封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
Base Number Matches：1

ICS9DB803DGLFT 数据手册

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ICS9DB803D  
EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2  
Pin Descriptions for OE_INV=0  
PIN # PIN NAME  
PIN TYPE  
DESCRIPTION  
Active low Input for determining SRC output frequency SRC or SRC/2.  
0 = SRC/2, 1= SRC  
1
2
SRC_DIV#  
VDDR  
IN  
3.3V power for differential input clock (receiver). This VDD should be  
treated as an analog power rail and filtered appropriately.  
PWR  
3
4
5
6
GND  
PWR  
IN  
Ground pin.  
SRC_IN  
SRC_IN#  
OE_0  
0.7 V Differential SRC TRUE input  
IN  
0.7 V Differential SRC COMPLEMENTARY input  
Active high input for enabling output 0.  
0 =disable outputs, 1= enable outputs  
Active high input for enabling output 3.  
0 =disable outputs, 1= enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Ground pin.  
IN  
7
OE_3  
IN  
8
9
DIF_0  
DIF_0#  
OUT  
OUT  
PWR  
10 GND  
11 VDD  
PWR  
Power supply, nominal 3.3V  
12 DIF_1  
13 DIF_1#  
14 OE_1  
OUT  
OUT  
IN  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active high input for enabling output 1.  
0 =disable outputs, 1= enable outputs  
Active high input for enabling output 2.  
0 =disable outputs, 1= enable outputs  
15 OE_2  
16 DIF_2  
IN  
OUT  
0.7V differential true clock output  
17 DIF_2#  
18 GND  
OUT  
PWR  
0.7V differential Complementary clock output  
Ground pin.  
19 VDD  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
20 DIF_3  
21 DIF_3#  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Input to select Bypass(fan-out) or PLL (ZDB) mode  
0 = Bypass mode, 1= PLL mode  
22 BYPASS#/PLL  
IN  
23 SCLK  
24 SDATA  
IN  
I/O  
Clock pin of SMBus circuitry, 5V tolerant.  
Data pin for SMBus circuitry, 5V tolerant.  
IDT® EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN1 AND GEN2  
3
ICS9DB803D  
REV N 071013  
1234567...22

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