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IC41LV16105-50K

更新时间： 2024-02-29 07:23:21

品牌	Logo	应用领域
矽成 - ICSI		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
18页	188K
描述
Fast Page DRAM, 1MX16, 50ns, CMOS, PDSO42,

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IC41LV16105-50K 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	SOJ, SOJ42,.44	Reach Compliance Code：	unknown
风险等级：	5.83	最长访问时间：	50 ns
I/O 类型：	COMMON	JESD-30 代码：	R-PDSO-J42
JESD-609代码：	e0	内存密度：	16777216 bit
内存集成电路类型：	FAST PAGE DRAM	内存宽度：	16
端子数量：	42	字数：	1048576 words
字数代码：	1000000	最高工作温度：	70 °C
最低工作温度：		组织：	1MX16
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOJ	封装等效代码：	SOJ42,.44
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	1024	自我刷新：	NO
最大待机电流：	0.0005 A	子类别：	DRAMs
最大压摆率：	0.16 mA	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

IC41LV16105-50K 数据手册

IC41C16105

IC41LV16105

AC CHARACTERISTICS (Continued)^{(1,2,3,4,5,6)}

(Recommended Operating Conditions unless otherwise noted.)

-50

Min. Max.

-60

Min. Max.

Symbol

Parameter

Units

t^ACH

Column-Address Setup Time to CAS

Precharge during WRITE Cycle

t^OEH

OE Hold Time from WE during

READ-MODI<Y-WRITE cycle⁽¹⁸⁾

tDS

Data-In Setup Time^{(15, 22)}

Data-In Hold Time^{(15, 22)}

tDH

tRWC

t^RWD

READ-MODI<Y-WRITE Cycle Time

108

133

RAS to WE Delay Time during

READ-MODI<Y-WRITE Cycle⁽¹⁴⁾

tCWD

tAWD

t^PC

CAS to WE Delay Time^{(14, 20)}

Column-Address to WE Delay Time⁽¹⁴⁾

<ast Page Mode READ or WRITE

Cycle Time⁽²⁴⁾

tRASP

tCPA

RAS Pulse Width

100K

Access Time from CAS Precharge⁽¹⁵⁾

READ-WRITE Cycle Time⁽²⁴⁾

Data Output Hold after CAS LOW

tPRWC

tCOH

tOꢀꢀ

Output

CAS or RAS^{(13,15,19, 29)}

Buffer

Turn-Off

Delay

from

1.6

121

tWHZ

Output Disable Delay from WE

tCLCH

Last CAS going LOW to <irst CAS

returning HIGH⁽²³⁾

tCSR

tCHR

tORD

CAS Setup Time (CBR RE<RESH)^{(30, 20)}

CAS Hold Time (CBR RE<RESH)^{(30, 21)}

OE Setup Time prior to RAS during

HIDDEN RE<RESH Cycle

tREꢀ

Auto Refresh Period (1,024 Cycles)

Transition Time (Rise or <all)^{(2, 3)}

AC TEST CONDITIONS

Output load:

Two TTL Loads and 50 p< (Vcc = 5.0V ±10%)

One TTL Load and 50 p< (Vcc = 3.3V ±10%)

Input timing reference levels: VIH = 2.4V, VIL = 0.8V (Vcc = 5.0V ±10%);

VIH = 2.0V, VIL = 0.8V (Vcc = 3.3V ±10%)

Output timing reference levels: VOH = 2.0V, VOL = 0.8V (Vcc = 5V ±10%, 3.3V ±10%)

S2-8

Integrated Circuit Solution Inc.

DR014-0A 06/07/2001

1...5 6 789 10 11...18

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