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IC41LV16105-50K

更新时间： 2024-02-01 20:17:53

品牌	Logo	应用领域
矽成 - ICSI		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
18页	188K
描述
Fast Page DRAM, 1MX16, 50ns, CMOS, PDSO42,

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IC41LV16105-50K 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	SOJ, SOJ42,.44	Reach Compliance Code：	unknown
风险等级：	5.83	最长访问时间：	50 ns
I/O 类型：	COMMON	JESD-30 代码：	R-PDSO-J42
JESD-609代码：	e0	内存密度：	16777216 bit
内存集成电路类型：	FAST PAGE DRAM	内存宽度：	16
端子数量：	42	字数：	1048576 words
字数代码：	1000000	最高工作温度：	70 °C
最低工作温度：		组织：	1MX16
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOJ	封装等效代码：	SOJ42,.44
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	1024	自我刷新：	NO
最大待机电流：	0.0005 A	子类别：	DRAMs
最大压摆率：	0.16 mA	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

IC41LV16105-50K 数据手册

IC41C16105

IC41LV16105

ELECTRICAL CHARACTERISTICS⁽¹⁾

(Recommended Operating Conditions unless otherwise noted.)

Symbol Parameter

Test Condition

Speed Min.

Max.

Unit

I^IL

Input Leakage Current

Any input 0V ꢀ VIN ꢀ Vcc

Other inputs not under test = 0V

µA

IIO

Output Leakage Current

Output High Voltage Level

Output Low Voltage Level

Standby Current: TTL

Output is disabled (Hi-Z)

0V ꢀ VOUT ꢀ Vcc

2.4

µA

VOH

VOL

ICC1

IOH = 5.0 mA (5V)

IOH = 2.0 mA (3.3V)

IOL = 4.2 mA (5V)

IOL = 2.0 mA (3.3V)

0.4

RAS, LCAS, UCAS > VIH

Commerical

2mA

3.3V

Extended & Idustrial 5V

3.3V

ICC2

ICC3

Standby Current: CMOS

RAS, LCAS, UCAS > VCC 0.2V

3.3V

0.5

Operating Current:

Random Read/Write^(2,3,4)

Average Power Supply Current

RAS, LCAS, UCAS,

Address Cycling, tRC = tRC (min.)

-50

-60

160

145

ICC4

ICC5

ICC6

Operating Current:

<ast Page Mode^(2,3,4)

Average Power Supply Current

RAS = VIL, LCAS, UCAS,

Cycling tPC = tPC (min.)

-50

-60

Refresh Current:

RAS-Only^(2,3)

Average Power Supply Current

RAS Cycling, LCAS, UCAS > VIH

tRC = tRC (min.)

-50

-60

160

145

Refresh Current:

CBR^(2,3,5)

Average Power Supply Current

RAS, LCAS, UCAS Cycling

tRC = tRC (min.)

-50

-60

160

145

Notes:

1. An initial pause of 200 µs is required after power-up followed by eight RAS refresh cycles (RAS-Only or CBR) before proper device

operation is assured. The eight RAS cycles wake-up should be repeated any time the tREꢀ refresh requirement is exceeded.

2. Dependent on cycle rates.

3. Specified values are obtained with minimum cycle time and the output open.

4. Column-address is changed once each ꢀast page cycle.

5. Enables on-chip refresh and address counters.

S2-6

Integrated Circuit Solution Inc.

DR014-0A 06/07/2001

1...3 4 567 8 9...18

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