Datasheet > 存储 > DRAM> HY57V283220(L)T(P)-P

HY57V283220(L)T(P)-P

更新时间： 2024-02-05 10:12:19

品牌	Logo	应用领域
海力士 - HYNIX		动态存储器
页数	文件大小	规格书
15页	914K
描述
4 Banks x 1M x 32Bit Synchronous DRAM

阅读下载

中文翻译

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

HY57V283220(L)T(P)-P 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	TSOP2	包装说明：	TSSOP, TSSOP86,.46,20
针数：	86	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.02
风险等级：	5.83	访问模式：	FOUR BANK PAGE BURST
最长访问时间：	6 ns	其他特性：	AUTO/SELF REFRESH
最大时钟频率 (fCLK)：	100 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	R-PDSO-G86
JESD-609代码：	e6	长度：	22.238 mm
内存密度：	134217728 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	32	功能数量：	1
端口数量：	1	端子数量：	86
字数：	4194304 words	字数代码：	4000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4MX32
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP86,.46,20
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	刷新周期：	4096
座面最大高度：	1.194 mm	自我刷新：	YES
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.001 A
子类别：	DRAMs	最大压摆率：	0.13 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Bismuth (Sn/Bi)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	20	宽度：	10.16 mm
Base Number Matches：	1

HY57V283220(L)T(P)-P 数据手册

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第2页

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第3页

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第4页

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第5页

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第6页

浏览型号HY57V283220(L)T(P)-P的Datasheet PDF文件第7页

HY57V283220(L)T(P)/ HY5V22(L)F(P)

4 Banks x 1M x 32Bit Synchronous DRAM

Revision History

Revision No.

History

Remark

0.1

0.2

Defined Preliminary Specification

1) Modified FBGA Ball Configuration Typo.

2) Changed Functional Block Diagram from A10 to A11.

3) Changed VDD min from 3.0V to 3.135V.

4) Changed Cap. Value from C11, 3, 5 to 4pf & C12, 3.8 to 4pf.

5) Insert tAC2 Value.

6) Insdrt tRAS & CLK Value.

0.3

0.4

0.5

0.6

0.7

Defined IDD Spec.

Delited Preliminary.

Changed IDD Spec.

133MHz Speed Added

Changed FBGA Package Size from 11x13 to 8x13.

1) Changed VDD min from 3.135V to 3.0V.

2) Changed VIL min from VSSQ-0.3V to -0.3V.

0.8

0.9

Modified of size erra. (Page15)

(Equation : 13.00 ± 10 -> 13.00 ± 0.10)

This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume

any responsibility for use of circuits described. No patent licenses are implied.

Rev. 0.9 / July 2004

12 3 4 5 6 7...15

中文翻译

下载PDF

与HY57V283220(L)T(P)-P相关器件

型号	品牌	获取价格	描述	数据表
HY57V283220(L)T(P)-S	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM
HY57V283220LT	ETC	获取价格	4Mx32\|3.3V\|4K\|55/6/7/8/P/S\|SDR SDRAM - 128M
HY57V283220LT-5	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM
HY57V283220LT-55	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM
HY57V283220LT-55I	HYNIX	获取价格	Synchronous DRAM, 4MX32, 5ns, CMOS, PDSO86, 0.400 X 0.875 INCH, 0.50 MM PITCH, TSOP2-86
HY57V283220LT-6	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM
HY57V283220LT-6I	HYNIX	获取价格	暂无描述
HY57V283220LT-7	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM
HY57V283220LT-7I	HYNIX	获取价格	Synchronous DRAM, 4MX32, 5.5ns, CMOS, PDSO86, 0.400 X 0.875 INCH, 0.50 MM PITCH, TSOP2-86
HY57V283220LT-8	HYNIX	获取价格	4 Banks x 1M x 32Bit Synchronous DRAM

与HY57V283220(L)T(P)-P相关文章

MBRS340T3G手册解读：参数说明、产品特性及应用
2024-06-28

4
PMOS管背靠背连接：串联还是并联？
2024-06-28

4
高压电解电容的分类与选型策略
2024-06-28

5
数码管：基本概念、分类、技术发展及市场趋势
2024-06-27

9

产品中心

服务支持

精选活动

关于我们

帮助中心

HY57V283220(L)T(P)-P

HY57V283220(L)T(P)-P 技术参数

HY57V283220(L)T(P)-P 数据手册

与HY57V283220(L)T(P)-P相关器件

与HY57V283220(L)T(P)-P相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

HY57V283220(L)T(P)-P

HY57V283220(L)T(P)-P 技术参数

HY57V283220(L)T(P)-P 数据手册

与HY57V283220(L)T(P)-P相关器件

与HY57V283220(L)T(P)-P相关文章

您还可以找

您在本页遇到什么问题？