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HD74SSTV16857ANEL

更新时间： 2024-11-24 05:35:15
品牌 Logo 应用领域
瑞萨 - RENESAS 触发器逻辑集成电路电视光电二极管
页数 文件大小 规格书
11页 215K
描述
1:1 14-bit SSTL_2 Registered Buffer

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HD74SSTV16857ANEL 技术参数

生命周期：Not Recommended零件包装代码：SOIC
包装说明：TVSOP-48针数：48
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.07系列：SSTV
JESD-30 代码：R-PDSO-G48长度：9.7 mm
逻辑集成电路类型：D FLIP-FLOP位数：14
功能数量：1端子数量：48
最高工作温度：70 °C最低工作温度：
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH传播延迟（tpd）：2.8 ns
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.4 mm端子位置：DUAL
触发器类型：POSITIVE EDGE宽度：4.4 mm
最小 fmax：200 MHzBase Number Matches：1

HD74SSTV16857ANEL 数据手册

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HD74SSTV16857A  
1:1 14-bit SSTL_2 Registered Buffer  
REJ03D0831-0100  
(Previous: ADE-205-695)  
Rev.1.00  
Apr 07, 2006  
Description  
The HD74SSTV16857A is a 14-bit registered buffer designed for 2.3 V to 2.7 V Vcc operation and LVCMOS reset  
(RESET) input / SSTL_2 data (D) inputs and CLK input.  
Data flow from D to Q is controlled by differential clock pins (CLK, CLK) and the RESET. Data is triggered on the  
positive edge of the positive clock (CLK), and the negative clock (CLK) must be used to maintain noise margins.  
When RESET is low, all registers are reset and all outputs are low.  
To ensure defined outputs from the register before a stable clock has been supplied, RESET must be held in the low  
state during power up.  
Features  
•
•
•
•
Supports LVCMOS reset (RESET) input / SSTL_2 data (D) input
Differential SSTL_2 (Stub series terminated logic) CLK signal  
Flow through architecture optimizes PCB layout  
Ordering Information  
Pa
(
age  
reviation  
Taping Abbreviation  
(Quantity)  
Part Name  
HD74SSTV16857ATEL  
Package Type  
TSSOP-48 pin  
EL (1,000 pcs / Reel)  
HD74SSTV16857ANEL TVSOP-48 pin  
N
EL (1,000 pcs / Reel)  
Note: Please consult the sales offiailability.  
Function Table  
s  
Output Q  
RESET  
CLK  
D
X
H
L
L
X
L
H
L
H
↓
↑
↑
H
*1  
H
L or H  
H or L  
X
Q0  
H :  
L :  
X :  
↑ :  
↓ :  
High level  
Low level  
Immaterial  
Low to high transition  
High to low transition  
Note: 1. Output level before the indicated steady state input conditions were established.  
Rev.1.00 Apr 07, 2006 page 1 of 10  
1234567...11

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型号 品牌 获取价格 描述 数据表
HD74SSTV16857AT ETC

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 		Buffer/Driver
HD74SSTV16857ATEL RENESAS

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 		1:1 14-bit SSTL_2 Registered Buffer
HD74SSTV16857B RENESAS

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 		1:1 14-bit SSTL_2 Registered Buffer
HD74SSTV16857BNEL RENESAS

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 		1:1 14-bit SSTL_2 Registered Buffer
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 		1:1 14-bit SSTL_2 Registered Buffer
HD74SSTV16858 ETC

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 		Datasheet|ADE-205-351B|JUN.20.01|80K

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