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HD74SSTV16859TEL

更新时间： 2024-11-27 05:35:15

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瑞萨 - RENESAS		触发器锁存器逻辑集成电路电视光电二极管
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描述
1:2 13-bit SSTL_2 Registered Buffer

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HD74SSTV16859TEL 技术参数

生命周期：	Not Recommended	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP64,.32,20	针数：	64
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	5.22	Is Samacsys：	N
系列：	SSTV	JESD-30 代码：	R-PDSO-G64
长度：	17 mm	逻辑集成电路类型：	D FLIP-FLOP
位数：	13	功能数量：	1
端子数量：	64	最高工作温度：	70 °C
最低工作温度：		输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP64,.32,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	电源：	2.5 V
传播延迟（tpd）：	2.8 ns	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Other Logic ICs
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
触发器类型：	POSITIVE EDGE	宽度：	6.1 mm
最小 fmax：	200 MHz	Base Number Matches：	1

HD74SSTV16859TEL 数据手册

HD74SSTV16859

1:2 13-bit SSTL_2 Registered Buffer

REJ03D0832-0900

(Previous: ADE-205-337H)

Rev.9.00

Apr 07, 2006

Description

The HD74SSTV16859 is a 1:2 13-bit registered buffer designed for 2.3 V to 2.7 V Vcc operation and LVCMOS reset

(RESET) input / SSTL_2 data (D) inputs and CLK input.

Data flow from D to QA, QB is controlled by differential clock pins (CLK, CLK) and the RESET. Data is triggered on

the positive edge of the positive clock (CLK), and the negative clock (CLK) must be used to maintain noise margins.

When RESET is low, all registers are reset and all outputs are low.

To ensure defined outputs from the register before a stable clock has been supplied, RESET must be held in the low

state during power up.

Features

•

Supports LVCMOS reset (RESET) input / SSTL_2 data (D) inputs and CLK input

Differential SSTL_2 (Stub series terminated logic) CLK signal

Flow through architecture optimizes PCB layout

Ordering Information

Package Code

(Previous code)

Package

Abbreviation

Taping Abbreviation

(Quantity)

Part Name

Package Type

HD74SSTV16859TEL TSSOP-64 pin

PTSP0064KA-A

(TTP-64DV)

EL (1,000 pcs / Reel)

Function Table

Inputs

Outputs

RESET

CLK

↑

↓

L or H

H or L

Q₀

H :

L :

X :

↑ :

↓ :

High level

Low level

Immaterial

Low to high transition

High to low transition

Note: 1. Output level before the indicated steady state input conditions were established.

Rev.9.00 Apr 07, 2006 page 1 of 10

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