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HCS11MSK

更新时间： 2024-02-17 17:08:11
品牌 Logo 应用领域
瑞萨 - RENESAS 输入元件逻辑集成电路
页数 文件大小 规格书
6页 159K
描述
HC/UH SERIES, TRIPLE 3-INPUT AND GATE, CDFP14, WELD SEALED, CERAMIC, DFP-14

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HCS11MSK 技术参数

生命周期：Transferred零件包装代码：DFP
包装说明：DFP,针数：14
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.68系列：HC/UH
JESD-30 代码：R-CDFP-F14JESD-609代码：e0
逻辑集成电路类型：AND GATE功能数量：3
输入次数：3端子数量：14
最高工作温度：125 °C最低工作温度：-55 °C
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DFP
封装形状：RECTANGULAR封装形式：FLATPACK
传播延迟（tpd）：22 ns认证状态：Not Qualified
座面最大高度：2.92 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：TIN LEAD
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL总剂量：200k Rad(Si) V
宽度：6.285 mmBase Number Matches：1

HCS11MSK 数据手册

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HCS11MS  
Radiation Hardened  
Triple 3-Input AND Gate  
November 1994  
Features  
Pinouts  
14 PIN CERAMIC DUAL-IN-LINE  
MIL-STD-1835 DESIGNATOR CDIP2-T14, LEAD FINISH C  
• 3 Micron Radiation Hardened SOS CMOS  
• Total Dose 200K or 1 Mega-RAD(Si)  
• Dose Rate Upset >1010 RAD(Si)/s 20ns Pulse  
TOP VIEW  
• Cosmic Ray Upset Immunity < 2 x 10-9 Errors/Gate Day  
(Typ)  
A1  
B1  
1
2
3
4
5
6
7
14 VCC  
13 C1  
12 Y1  
11 C3  
10 B3  
• Latch-Up Free Under Any Conditions  
A2  
• Military Temperature Range: -55oC to +125oC  
• Significant Power Reduction Compared to LSTTL ICs  
• DC Operating Voltage Range: 4.5V to 5.5V  
B2  
C2  
Y2  
9
8
A3  
Y3  
• Input Logic Levels  
GND  
- VIL = 30% of VCC Max  
- VIH = 70% of VCC Min  
• Input Current Levels Ii ≤ 5µA at VOL, VOH  
14 PIN CERAMIC FLAT PACK  
MIL-STD-1835 DESIGNATOR CDFP3-F14, LEAD FINISH C  
TOP VIEW  
Description  
The Intersil HCS11MS is a Radiation Hardened Triple 3-  
Input AND Gate. A high on all inputs forces the output to a  
High state.  
A1  
B1  
1
2
3
4
5
6
7
14  
13  
12  
11  
10  
9
VCC  
C1  
Y1  
The HCS11MS utilizes advanced CMOS/SOS technology to  
achieve high-speed operation. This device is a member of  
radiation hardened, high-speed, CMOS/SOS Logic Family.  
A2  
B2  
C3  
B3  
A3  
Y3  
C2  
The HCS11MS is supplied in a 14 lead Weld Seal Ceramic  
flatpack (K suffix) or a Weld Seal Ceramic Dual-In-Line  
Package (D suffix).  
Y2  
GND  
8
Truth Table  
Functional Diagram  
INPUTS  
OUTPUTS  
(1, 3, 9)  
An  
An  
L
Bn  
L
Cn  
L
Yn  
L
(12, 6, 8)  
Yn  
(2, 4, 10)  
Bn  
L
L
H
L
L
L
H
H
L
L
(13, 5, 11)  
Cn  
L
H
L
L
H
H
H
H
L
L
H
L
L
H
H
L
H
H
NOTE: L = Logic Level Low, H = Logic level High  
CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.  
File Number 3048  
1-888-INTERSIL or 321-724-7143 | Copyright © Intersil Corporation 1999  
7-135  
123456

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