HCC40102BF

更新时间： 2024-11-18 23:54:55

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意法半导体 - STMICROELECTRONICS		计数器逻辑集成电路
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Synchronous Down Counter

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HCC40102BF 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP, DIP16,.3
针数：	16	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.47
其他特性：	TCO OUTPUT; RESET TO MAX COUNT	计数方向：	DOWN
系列：	4000/14000/40000	JESD-30 代码：	R-GDIP-T16
JESD-609代码：	e0	长度：	19.304 mm
负载电容（CL）：	50 pF	负载/预设输入：	YES
逻辑集成电路类型：	DECADE COUNTER	最大频率@ Nom-Sup：	700000 Hz
工作模式：	SYNCHRONOUS	位数：	8
功能数量：	1	端子数量：	16
最高工作温度：	125 °C	最低工作温度：	-55 °C
封装主体材料：	CERAMIC, GLASS-SEALED	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3/18 V	传播延迟（tpd）：	600 ns
认证状态：	Not Qualified	座面最大高度：	5.08 mm
子类别：	Counters	最大供电电压 (Vsup)：	18 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	MILITARY	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	宽度：	7.62 mm
最小 fmax：	0.7 MHz	Base Number Matches：	1

HCC40102BF 数据手册

HCC/HCF40102B

HCC/HCF40103B

8-STAGE PRESETTABLE SYNCHRONOUS DOWN COUNTERS

40102B 2-DECADE BCD TYPE

40103B 8-BIT BINARY TYPE

SYNCHRONOUS

PRESET

MEDIUM-SPEED OPERATION : f_CL= 3.6MHz

(TYP.) @ V_DD= 10V

CASCADABLE

QUIESCENT CURRENT SPECIFIED TO 20V

FOR HCC DEVICE

5V, 10V AND 15V PARAMETRIC RATINGS

INPUT CURRENT OF100 nA AT 18V AND 25°C

FOR HCC DEVICE

100% TESTED FOR QUIESCENT CURRENT

MEETS ALLREQUIREMENTS OF JEDECTEN-

TATIVE STANDARD N^o. 13 A, ”STANDARD

SPECIFICATIONS FOR DESCRIPTION OF ”B”

SERIES CMOS DEVICES”

ASYNCHRONOUS

(Plastic Package)

(Ceramic Package)

(Chip Carrier)

ORDER CODES :

HCC401XXBF

HCF401XXBEY

HCF401XXBC1

DESCRIPTION

The HCC40102B, HCC40103B, (extended tempera-

ture range) and the HCF40102B, HCF40103B (inter-

mediate temperature range) are monolithic integrated

circuits, available in 16-lead dual in-line plastic or ce-

ramic package. The HCC/HCF40102B, and

HCC/HCF40103B consist of an 8-stagesynchronous

down counterwith asingle output whichisactivewhen

the internal count is zero. The HCC/HCF40102B is

configured as two cascaded 4-bit BCD counters, and

the HCC/HCF40103B contains a single 8-bit binary

counter. Each type has control inputsfor enabling or

disabling the clock, for clearing the counter to its

maximum count, and for presetting the counter

either synchronously or asynchronously. All control

inputs and the CARRY-OUT/ZERO-DETECT out-

put are active-low logic. In normal operation, the

counter is decremented by one count on each posi-

tive transition of the CLOCK. Counting is inhibited

when the CARRY-IN/COUNTER ENABLE (CI/CE)

input is high. The CARRY-OUT/ZERO-DETEC

(CO/ZD) output goes low when the count reaches

zero if the CI/CE input is low, and remains low for

one full clock period. When the SYNCHRONOUS

PRESET-ENABLE (SPE) input is low, data at the

JAM input is clocked into the counter on the next

positive clock transitionregardless of the state of the

CI/CE input. When the ASYNCHRONOUS

PRESET-ENABLE (APE) input is low, data at the

PIN CONNECTIONS

June 1989

1/13

12 3 4 5 6 7...13

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