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GS8640FZ18GT-7.5T PDF预览

GS8640FZ18GT-7.5T

更新时间： 2024-02-08 21:31:06
品牌 Logo 应用领域
GSI 静态存储器内存集成电路
页数 文件大小 规格书
21页 255K
描述
ZBT SRAM, 4MX18, 7.5ns, CMOS, PQFP100, ROHS COMPLIANT, TQFP-100

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GS8640FZ18GT-7.5T 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LQFP,针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.35
最长访问时间：7.5 ns其他特性：FLOW-THROUGH OR PIPELINED ARCHITECTURE; ALSO OPERATES AT 2.5V SUPPLY.
JESD-30 代码：R-PQFP-G100JESD-609代码：e3
长度：20 mm内存密度：75497472 bit
内存集成电路类型：ZBT SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端子数量：100字数：4194304 words
字数代码：4000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：4MX18封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.6 mm最大供电电压 (Vsup)：2.75 V
最小供电电压 (Vsup)：2.25 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

GS8640FZ18GT-7.5T 数据手册

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GS8640FZ18/36T-5.5/6.5/7.5/8  
Synchronous Truth Table  
Operation  
Type Address CK CKE ADV W Bx E1 E2 E3 G ZZ DQ Notes  
Read Cycle, Begin Burst  
Read Cycle, Continue Burst  
NOP/Read, Begin Burst  
Dummy Read, Continue Burst  
Write Cycle, Begin Burst  
Write Abort, Begin Burst  
Write Cycle, Continue Burst  
Write Abort, Continue Burst  
Deselect Cycle, Power Down  
Deselect Cycle, Power Down  
Deselect Cycle, Power Down  
Deselect Cycle, Continue  
Sleep Mode  
R
B
R
B
W
D
B
B
D
D
D
D
External  
Next  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
L-H  
X
L
L
L
L
L
L
L
L
L
L
L
L
X
H
L
H
L
H
X
H
X
L
X
X
X
X
L
L
X
L
H
X
H
X
H
H
X
X
X
X
L
L
X
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
L
Q
Q
1,10  
2
External  
Next  
H
H
X
X
X
X
X
X
X
X
X
X
High-Z  
H
L
X
L
X
L
High-Z 1,2,10  
External  
None  
D
High-Z  
D
3
1
L
L
H
L
L
L
Next  
H
H
L
X
X
X
X
X
X
X
X
X
X
H
X
X
X
X
X
X
X
X
H
X
X
X
X
1,3,10  
Next  
H
X
X
X
X
X
X
High-Z 1,2,3,10  
High-Z  
None  
None  
L
High-Z  
None  
L
High-Z  
None  
H
X
X
X
X
X
High-Z  
High-Z  
-
1
4
None  
Clock Edge Ignore, Stall  
Current  
L-H  
Notes:  
1. Continue Burst cycles, whether read or write, use the same control inputs. A Deselect continue cycle can only be entered into if a Dese-  
lect cycle is executed first.  
2. Dummy Read and Write abort can be considered NOPs because the SRAM performs no operation. A Write abort occurs when the W  
pin is sampled low but no Byte Write pins are active so no write operation is performed.  
3. G can be wired low to minimize the number of control signals provided to the SRAM. Output drivers will automatically turn off during  
write cycles.  
4. If CKE High occurs during a pipelined read cycle, the DQ bus will remain active (Low Z). If CKE High occurs during a write cycle, the bus  
will remain in High Z.  
5. X = Don’t Care; H = Logic High; L = Logic Low; Bx = High = All Byte Write signals are high; Bx = Low = One or more Byte/Write  
signals are Low  
6. All inputs, except G and ZZ must meet setup and hold times of rising clock edge.  
7. Wait states can be inserted by setting CKE high.  
8. This device contains circuitry that ensures all outputs are in High Z during power-up.  
9. A 2-bit burst counter is incorporated.  
10. The address counter is incriminated for all Burst continue cycles.  
Rev: 1.01 10/2013  
7/21  
© 2006, GSI Technology  
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.  
1...45678910...21

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