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FAN6555MX

更新时间： 2024-02-20 01:03:05

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SMPS Controller

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FAN6555MX 技术参数

生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOP,	针数：	16
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.83
差分输出：	NO	接口集成电路类型：	BUS TERMINATOR SUPPORT CIRCUIT
JESD-30 代码：	R-PDSO-G16	长度：	9.9 mm
功能数量：	1	端子数量：	16
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
认证状态：	Not Qualified	座面最大高度：	1.75 mm
最大供电电压：	4 V	最小供电电压：	2 V
标称供电电压：	3.3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
宽度：	3.9 mm

FAN6555MX 数据手册

www.fairchildsemi.com

FAN6 5 5 5

2 A DDR Bu s Te rm in a t io n Re g u la t o r

Features

Description

• Can source and sink up to 2A continous, 3A peak

• No heatsink required

• Integrated Power MOSFETs

• Generates termination voltages for DDR SDRAM

• V_REFinput available for external voltage divider

• Separate voltages for V_CCQand PV_DD

• Buffered V_REFoutput

• V_OUTof ±3% or less at 2A

• Minimum external components

• 16-pin SOIC package

The FAN6555 switching regulator is designed to convert

voltage supplies ranging from 2.3V to 4V into a desired out-

put voltage or termination voltage for DDR SDRAM mem-

ory. The FAN6555 can be implemented to produce regulated

output voltages in two different modes. In the default mode,

when the V_REFpin is open, the FAN6555 output voltage is

50% of the voltage applied to V_CCQ. The FAN6555 can also

be used to produce various user-deﬁned voltages by forcing a

voltage on the VREF_INpin. In this case, the output voltage

follows the input VREF_INvoltage. The switching regulator

is capable of sourcing or sinking up to 2A of current while

regulating an output V_TTvoltage to within 3% or less.

Transient output currents of ±3A can also be accommodated.

• -40°C to +85°C operating temperature range

• Shutdown for standby or suspend mode operation

• Thermal Shutdown ≈ 130ºC

The FAN6555 can also be used in conjunction with series

termination resisitors to provide an excellent voltage source

for active termination schemes of high speed transmission

lines as those seen in high speed memory buses and distrib-

uted backplane designs.

Block Diagram

VREF

SHDN

DD2

CCQ

OUT

DD1

OUT

OSCILLATOR/

RAMP

GENERATOR

)

–

200kΩ

BUFFER

REF

)

–

OUT

VREF

ERROR AMP

RAMP

COMPARATOR

200kΩ

AGND

–

GND

GND1

GND2

REV. 1.1.2 1/9/02

12 3 4 5 6 7...12

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