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EP20K400GI655-2 PDF预览

EP20K400GI655-2

更新时间： 2024-11-10 20:33:47
品牌 Logo 应用领域
阿尔特拉 - ALTERA 栅输入元件可编程逻辑
页数 文件大小 规格书
68页 930K
描述
Loadable PLD, CMOS, CPGA655, 62.50 X 62.50 MM, PGA-655

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EP20K400GI655-2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：PGA包装说明：IPGA, SPGA655,47X47
针数：655Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.66
JESD-30 代码：S-CPGA-P655JESD-609代码：e0
长度：62.484 mm湿度敏感等级：1
专用输入次数：4I/O 线路数量：502
输入次数：496逻辑单元数量：16640
输出次数：496端子数量：655
组织：4 DEDICATED INPUTS, 502 I/O输出函数：MACROCELL
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：IPGA
封装等效代码：SPGA655,47X47封装形状：SQUARE
封装形式：GRID ARRAY, INTERSTITIAL PITCH峰值回流温度（摄氏度）：220
电源：2.5,2.5/3.3 V可编程逻辑类型：LOADABLE PLD
认证状态：Not Qualified座面最大高度：4.08 mm
子类别：Field Programmable Gate Arrays最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：NO技术：CMOS
端子面层：Tin/Lead (Sn/Pb)端子形式：PIN/PEG
端子节距：2.54 mm端子位置：PERPENDICULAR
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：62.484 mm
Base Number Matches：1

EP20K400GI655-2 数据手册

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APEX 20K  
Programmable Logic  
Device Family  
®
August 1999, ver. 2.01  
Data Sheet  
■
Industry’s first programmable logic device (PLD) incorporating  
System-on-a-Programmable-ChipTM integration  
–
Features...  
MultiCoreTM architecture integrating look-up table (LUT) logic,  
product-term logic, and embedded memory  
–
Embedded system block (ESB) implementation of product-term  
logic used for combinatorial-intensive functions  
LUT logic used for register-intensive functions  
ESB used to implement memory functions, including first-in  
first-out (FIFO) buffers, dual-port RAM, and content-  
addressable memory (CAM)  
–
–
Preliminary  
Information  
■
High density  
–
–
–
100,000 to 1 million typical gates (see Table 1)  
Up to 38,400 logic elements (LEs)  
Up to 327,680 RAM bits that can be used without reducing  
available logic  
–
Up to 2,560 product-term-based macrocells  
Table 1. APEX 20K Device Features  
Notes (1), (2)  
EP20K60E EP20K100E EP20K160E EP20K200E EP20K300E EP20K400E  
EP20K600E EP20K1000E EP20K1500E  
Feature  
EP20K100  
EP20K200  
EP20K400  
Maximum 162,000 263,000 404,000 526,000 728,000 1,052,000 1,537,000 1,771,520 2,524,416  
system  
gates  
Typical  
gates  
60,000 100,000 160,000 200,000 300,000 400,000  
600,000 1,000,000 1,500,000  
LEs  
2,560  
16  
4,160  
26  
6,400  
40  
8,320  
52  
11,520  
72  
16,640  
104  
24,320  
152  
38,400  
160  
54,720  
228  
ESBs  
Maximum  
RAM bits  
32,768 53,248  
81,920 106,496 147,456 212,992  
311,296  
327,680  
466,944  
Maximum  
256  
204  
416  
252  
640  
316  
832  
382  
1,152  
408  
1,664  
502  
2,432  
624  
2,560  
716  
3,648  
858  
macrocells  
Maximum  
user I/O  
pins  
Notes:  
(1) The embedded IEEE Std. 1149.1 Joint Test Action Group (JTAG) boundary-scan circuitry contributes up to 48,000  
additional gates.  
(2) This information is preliminary.  
Altera Corporation  
1
A-DS-APEX20K-02.01  
1234567...68

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