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EDJ8216E5MB-GN-F

更新时间： 2024-11-28 12:20:55

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尔必达 - ELPIDA		动态存储器双倍数据速率
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142页	1244K
描述
8G bits DDR3L SDRAM, DDP

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EDJ8216E5MB-GN-F 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TFBGA,	针数：	96
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.84
访问模式：	MULTI BANK PAGE BURST	最长访问时间：	0.225 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-PBGA-B96
JESD-609代码：	e1	长度：	13.5 mm
内存密度：	8589934592 bit	内存集成电路类型：	DDR DRAM
内存宽度：	16	功能数量：	1
端口数量：	1	端子数量：	96
字数：	536870912 words	字数代码：	512000000
工作模式：	SYNCHRONOUS	最高工作温度：	85 °C
最低工作温度：		组织：	512MX16
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	1.45 V	最小供电电压 (Vsup)：	1.283 V
标称供电电压 (Vsup)：	1.35 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
宽度：	9 mm	Base Number Matches：	1

EDJ8216E5MB-GN-F 数据手册

DATA SHEET

8G bits DDR3L SDRAM, DDP

EDJ8216E5MB (512M words  16 bits)

Specifications

Features

 Density: 8G bits

 Organization

 64M words  16 bits  8 banks

 Package

 Double-data-rate architecture: two data transfers per

clock cycle

 The high-speed data transfer is realized by the 8 bits

prefetch pipelined architecture

 Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

 96-ball FBGA

 DDP: 2 pieces of 4G bits chip sealed in one

package

 DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

 Lead-free (RoHS compliant) and Halogen-free

 Power supply: 1.35V (typ.)

 Differential clock inputs (CK and /CK)

 VDD, VDDQ  1.283V to 1.45V

 Backward compatible for VDD, VDDQ

 1.5V  0.075V

 DLL aligns DQ and DQS transitions with CK

transitions

 Commands entered on each positive CK edge; data

and data mask referenced to both edges of DQS

 Data rate

 Data mask (DM) for write data

 Posted /CAS by programmable additive latency for

better command and data bus efficiency

 1600Mbps/1333Mbps (max.)

 2KB page size

 Row address: A0 to A15

 Column address: A0 to A9

 Eight internal banks for concurrent operation

 Burst lengths (BL): 8 and 4 with Burst Chop (BC)

 Burst type (BT):

 Sequential (8, 4 with BC)

 Interleave (8, 4 with BC)

 /CAS Latency (CL): 5, 6, 7, 8, 9, 10, 11

 /CAS Write Latency (CWL): 5, 6, 7, 8

 On-Die Termination (ODT) for better signal quality

 Synchronous ODT

 Dynamic ODT

 Asynchronous ODT

 Multi Purpose Register (MPR) for pre-defined pattern

read out

 ZQ calibration for DQ drive and ODT

 Programmable Partial Array Self-Refresh (PASR)

 /RESET pin for Power-up sequence and reset

function

 Precharge: auto precharge option for each burst

access

 SRT range:

 Normal/extended

 Programmable Output driver impedance control

 Driver strength: RZQ/7, RZQ/6 (RZQ = 240)

 Refresh: auto-refresh, self-refresh

 Refresh cycles

 Average refresh period

7.8s at 0C  TC  85C

3.9s at 85C  TC  95C

 Operating case temperature range

 TC = 0C to +95C

Document No. E1826E30 (Ver. 3.0)

Date Published April 2012 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2011-2012

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