EBD25RB4ALFA-7A

更新时间： 2024-01-11 21:42:24

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尔必达 - ELPIDA		动态存储器双倍数据速率
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描述
256MB Registered DDR SDRAM DIMM

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EBD25RB4ALFA-7A 数据手册

EBD25RB4ALFA

Pin Capacitance (TA = 25°C, VDD, VDDQ = 2.5V 0.2V)

Parameter

Symbol

CI1

Pins

max.

TBD

Unit

Notes

Address, /RAS, /CAS, /WE,

/CS, CKE

Input capacitance

CI2

CLK, /CLK

Data and DQS input/output

capacitance

DQ, DQS, CB

AC Characteristics (TA = 0 to +70°C, VDD, VDDQ = 2.5V 0.2V, VSS = 0V)

Synchronous Characteristics

-7A

-75

-1A

Parameter

Symbol min.

max. min.

max.

Unit

Note

Clock cycle time

CL = 2.5

tCK

7.5

CL = 2

7.5

CLK high-level width

tCH

tCL

tAC

0.45

–0.75

0.55

0.75

0.45

–0.75

0.55 0.45

0.75 –0.8

0.55

0.8

tCK

CLK low-level width

DQ output access time from CLK, /CLK

DQS output access time from CLK, /CLK

tDQSCK –0.75

0.8

DQS-DQ skew (for DQS and associated DQ

signals)

tDQSQ

—

0.5

—

0.5

—

0.6

DQS-DQ skew (for DQS and all DQ signals) tDQSQA —

0.5

—

0.6

0.8

Data out low-impedance time from CLK, /CLKtLZ

–0.75

0.75

–0.75

0.75 –0.8

Data out high-impedance time from CLK,

/CLK

tHZ

–0.75

0.75

–0.75

0.8

Half clock period

tHP

tCH, tCL

—

tCH, tCL

0.9

—

tCH, tCL —

Read preamble

tRPRE 0.9

1.1

0.6

1.1

0.6

0.9

0.4

tHP – 1

0.6

1.1

0.6

—

tCK

Read postamble

tRPST

tQH

0.4

DQ/DQS output hold time from DQS

DQ and DM input setup time

DQ and DM input hold time

tHP – 0.75 —

tDS

0.5

—

0.6

0.5

1.75

—

0.6

—

tDH

0.5

—

DQ and DM input pulse width (for each input) tDIPW

1.75

—

Write preamble setup time

Write preamble

tWPRES 0

—

tWPRE 0.25

tWPST 0.4

0.25

0.4

0.25

0.4

—

tCK

Write postamble

0.6

Write command to first DQS latching

transition

tDQSS 0.75

1.25

0.75

1.25 0.75

1.25

tCK

DQS input high pulse width

tDQSH 0.35

tDQSL 0.35

—

0.35

0.2

0.9

2.2

—

0.35

0.2

1.1

2.5

—

tCK

DQS input low pulse width

DQS falling edge to CLK setup time

DQS falling edge hold time from CLK

Address and control input setup time

Address and control input hold time

Address and control input pulse width

Internal write to read command delay

tDSS

tDSH

tIS

0.2

0.9

2.2

tIH

tIPW

tWTR

tCK

Preliminary Data Sheet E0211E11 (Ver. 1.1)

1...10 11 121314 15 16 17

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