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DS1075Z-100+

更新时间： 2024-02-09 15:24:51

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美信 - MAXIM		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
18页	247K
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Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8

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DS1075Z-100+ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP,
针数：	8	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.73	JESD-30 代码：	R-PDSO-G8
JESD-609代码：	e3	长度：	4.9 mm
湿度敏感等级：	1	端子数量：	8
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	100 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	50 MHz	认证状态：	Not Qualified
座面最大高度：	1.75 mm	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

DS1075Z-100+ 数据手册

DS1075

Figure 7

Depending on the relative timing of the SELX signal and the internal clock, there may be up to one full

cycle of t_Ion the output after the falling edge of SELX . Then, the “low” time (t_LOW) between output

pulses will be dependent on the relative timing between t_Iand t_E. The time interval between the falling

edge of SELX and the first rising edge of the externally derived clock is t_SIE. Approximate maximum and

minimum values of these parameters are:

t_LOW(min) = t_I/2

_LOW(max) = t_I/2 + t_E

t_SIE(min) = t_I/2

_SIE(max) = 3 t_I/2 + t_E

NOTE:

In each case there will be a small additional delay due to internal propagation delays.

FROM EXTERNAL TO INTERNAL CLOCK

This is accomplished by a low to high transition on the SELX pin. In this case the switch is level

triggered, to allow for the possibility of a clock signal not being present at OSCIN. Note therefore, that if

a constant high-level signal is applied to OSCIN it will not be possible to switch over to the internal

reference. (Level triggering was not employed for the switch from internal to external reference as this

approach is slower and the internal clock may be running at a much higher frequency than the maximum

allowed external clock rate). When SELX is high and a low level is sensed on EXTCLK, OUT0 will be

held low until a falling edge occurs on INTCLK, then the next rising edge of INTCLK will be routed

through to OUT0.

Figure 8

Depending on the relative timing of the SELX signal and the external clock, there may be up to one full t_E

high period on the output after the rising edge of SELX . Then, the “low” time (t_LOW) between output

pulses will be dependent on the relative timing between t_Iand t_E. The time interval between the falling

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型号	品牌	获取价格	描述	数据表
DS1075Z-100+T&R	MAXIM	获取价格	Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8
DS1075Z-100IND	DALLAS	获取价格	Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8
DS1075Z-100N	MAXIM	获取价格	Analog Circuit, PDSO8, SOP-8
DS1075Z-60	DALLAS	获取价格	EconOscillator/Divider
DS1075Z-60-IND	DALLAS	获取价格	Clock Generator, 60MHz, CMOS, PDSO8,
DS1075Z-66	DALLAS	获取价格	EconOscillator/Divider
DS1075Z-66IND	DALLAS	获取价格	OTHER CLOCK GENERATOR, PDSO8, 0.150 INCH, SOIC-8
DS1075Z-66-IND	DALLAS	获取价格	暂无描述
DS1075Z-66N	MAXIM	获取价格	Analog Circuit, PDSO8, SOP-8
DS1075Z-80	DALLAS	获取价格	EconOscillator/Divider

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