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DS1075Z-100+

更新时间： 2024-02-02 09:41:54

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美信 - MAXIM		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
18页	247K
描述
Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8

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DS1075Z-100+ 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP,
针数：	8	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.73	JESD-30 代码：	R-PDSO-G8
JESD-609代码：	e3	长度：	4.9 mm
湿度敏感等级：	1	端子数量：	8
最高工作温度：	70 °C	最低工作温度：
最大输出时钟频率：	100 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
主时钟/晶体标称频率：	50 MHz	认证状态：	Not Qualified
座面最大高度：	1.75 mm	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	3.9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER
Base Number Matches：	1

DS1075Z-100+ 数据手册

DS1075

OPERATION OF OUTPUT ENABLE

Since the output enable, internal master oscillator and/or external master oscillator are likely all

asynchronous there is the possibility of timing difficulties in the application. To minimize these

difficulties the DS1075 features an “enabling sequencer” to produce predictable results when the device is

enabled and disabled. In particular the output gating is configured so that truncated output pulses can

never be produced.

ENABLE TIMING

The output enable function is produced by sampling the OE input with the output from the prescaler mux

(MCLK) and gating this with the output from the programmable divider. The exact behavior of the

device is therefore dependent on the setup time (t_SU) from a transition on the OE input to the rising edge

of MCLK. If the actual setup time is less than t_SUEMthen one more complete cycle of MCLK will be

required to complete the enable or disable operation (see diagrams). This is unlikely to be of any

consequence in most applications, and then only if the value for N is small. In general, the output will

make its first positive transition between approximately one and two clock periods of MCLK after the

rising edge of OE.

FIGURE 4

DISABLE TIMING

If OE goes low while OUT is high, the output will be disabled on the completion of the output pulse. If

OUT is low, the disabling behavior will be dependent on the setup time between the falling edge of OE

and the rising edge of MCLK. If t_SU< t_SUEMthe result will be one additional pulse appearing on the

output before disabling occurs. If the device is in divide-by-one mode, the disabling occurs slightly

differently. In this case if t_SU> t_SUEMone additional output pulse will appear, if t_SU< t_SUEMthen two

additional output pulses will appear.

The following diagrams illustrate the timing in each of these cases.

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型号	品牌	描述	获取价格	数据表
DS1075Z-100+T&R	MAXIM	Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8	获取价格
DS1075Z-100IND	DALLAS	Clock Generator, 100MHz, CMOS, PDSO8, 0.150 INCH, SOIC-8	获取价格
DS1075Z-100N	MAXIM	Analog Circuit, PDSO8, SOP-8	获取价格
DS1075Z-60	DALLAS	EconOscillator/Divider	获取价格
DS1075Z-60-IND	DALLAS	Clock Generator, 60MHz, CMOS, PDSO8,	获取价格
DS1075Z-66	DALLAS	EconOscillator/Divider	获取价格

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