5秒后页面跳转
捷配首页

Datasheet > 电信电路 > 网络接口> DP83865DVH
DP83865DVH PDF预览

DP83865DVH

更新时间： 2024-01-13 09:56:26
品牌 Logo 应用领域
美国国家半导体 - NSC 网络接口电信集成电路电信电路以太网局域网（LAN）标准
页数 文件大小 规格书
86页 589K
描述
DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

阅读下载

获取价格

DP83865DVH 技术参数

生命周期：Not Recommended零件包装代码：QFP
包装说明：FQFP, QFP128,.67X.93,20针数：128
Reach Compliance Code：not_compliantECCN代码：5A991.B.1
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：7.98Samacsys Confidence：3
Samacsys Status：Released2D Presentation：https://componentsearchengine.com/2D/0T/154556.1.1.png
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=154556PCB Footprint：https://componentsearchengine.com/footprint.php?partID=154556
3D View：https://componentsearchengine.com/viewer/3D.php?partID=154556Samacsys PartID：154556
Samacsys Image：https://componentsearchengine.com/Images/9/DP83865DVH.jpgSamacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/DP83865DVH.jpg
Samacsys Pin Count：128Samacsys Part Category：Integrated Circuit
Samacsys Package Category：Quad Flat PackagesSamacsys Footprint Name：VLA128A
Samacsys Released Date：2015-05-24 21:47:42Is Samacsys：N
数据速率：1000000 MbpsJESD-30 代码：R-PQFP-G128
JESD-609代码：e0长度：20 mm
湿度敏感等级：3功能数量：1
端子数量：128收发器数量：1
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装等效代码：QFP128,.67X.93,20封装形状：RECTANGULAR
封装形式：FLATPACK, FINE PITCH峰值回流温度（摄氏度）：245
电源：1.8,2.5/3.3 V认证状态：Not Qualified
座面最大高度：3.15 mm子类别：Network Interfaces
标称供电电压：1.8 V表面贴装：YES
技术：CMOS电信集成电路类型：INTERFACE CIRCUIT
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：14 mmBase Number Matches：1

DP83865DVH 数据手册

 浏览型号DP83865DVH的Datasheet PDF文件第5页浏览型号DP83865DVH的Datasheet PDF文件第6页浏览型号DP83865DVH的Datasheet PDF文件第7页浏览型号DP83865DVH的Datasheet PDF文件第9页浏览型号DP83865DVH的Datasheet PDF文件第10页浏览型号DP83865DVH的Datasheet PDF文件第11页 
1.0 Pin Description (Continued)  
PQFP  
Signal Name  
Type  
Description  
PIn #  
TCK  
I
24  
TEST CLOCK: IEEE 1149.1 Test Clock input, primary clock source for all test  
logic input and output controlled by the testing entity.  
This pin should be left floating if not used.  
1.5 Clock Interface  
Signal Name  
PQFP  
Pin #  
Type  
Description  
CLK_IN  
I
86  
87  
CLOCK INPUT: 25 MHz oscillator or crystal input (50 ppm).  
CLK_OUT  
O
CLOCK OUTPUT: Second terminal for 25 MHz crystal. Must be left floating if  
a clock oscillator is used.  
CLK_TO_MAC  
O
85  
CLOCK TO MAC OUTPUT: This clock output can be used to drive the clock  
input of a MAC or switch device. This output is available after power-up and is  
active during all modes except during hardware or software reset. Note that the  
clock frequency is selectable through CLK_MAC_FREQ between 25 MHz and  
125 MHz.  
To disable this clock output the MAC_CLK_EN_STRAP pin has to be tied low.  
1.6 Device Configuration and LED Interface  
(See section “3.7 PHY Address, Strapping Options and LEDs” on page 45 and section “5.9 LED/Strapping Option” on  
page 67.)  
PQFP  
Pin #  
Signal Name  
Type  
Description  
NON_IEEE_STRAP  
I/O,  
S, PD  
1
NON IEEE COMPLIANT MODE ENABLE: This mode allows interoperability  
with certain non IEEE compliant 1000BASE-T transceivers.  
‘1’ enables IEEE compliant operation and non-compliant operation  
‘0’ enables IEEE compliant operation but inhibits non-compliant operation  
Note: The status of this bit is reflected in bit 10 of register 0x10. This pin also  
sets the default for and can be overwritten by bit 9 of register 0x12.  
MAN_MDIX_STRAP / I/O,  
6
MANUAL MDIX SETTING: This pin sets the default for manual MDI/MDIX  
configuration.  
TX_TCLK  
S, PD  
‘1’ PHY is manually set to cross-over mode (MDIX)  
‘0’ PHY is manually set to straight mode (MDI)  
Note: The status of this bit is reflected in bit 8 of register 0x10. This pin also  
sets the default for and can be overwritten by bit 14 of register 0x12.  
TX_TCLK: TX_TCLK is enabled by setting bit 7 of register 0x12. It is used to  
measure jitter in Test Modes 2 and 3 as described in IEEE 802.3ab specifica-  
tion. TX_TCLK should not be confused with the TX_CLK signal. See Table 12  
on page 29 regarding Test Mode setting. This pin should be left floating if not  
used.  
www.national.com  
8
1...567891011...86

下载PDF

与DP83865DVH相关器件

型号 品牌 描述 获取价格 数据表
DP83865DVH/NOPB TI DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

获取价格
DP83865DVH-NOPB TI DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

获取价格
DP83867CR TI 采用小型 QFN 封装的低功耗、耐用型千兆以太网 PHY 收发器

获取价格
DP83867CRRGZR TI 采用小型 QFN 封装的低功耗、耐用型千兆以太网 PHY 收发器 | RGZ | 48 |

获取价格
DP83867CRRGZT TI 采用小型 QFN 封装的低功耗、耐用型千兆以太网 PHY 收发器 | RGZ | 48 |

获取价格
DP83867CS TI 支持 SGMII 接口的低功耗、耐用型千兆位以太网 PHY 收发器

获取价格

与DP83865DVH相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证