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DP83865DVH PDF预览

DP83865DVH

更新时间： 2024-01-31 16:15:38
品牌 Logo 应用领域
美国国家半导体 - NSC 网络接口电信集成电路电信电路以太网局域网（LAN）标准
页数 文件大小 规格书
86页 589K
描述
DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

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DP83865DVH 技术参数

生命周期：Not Recommended零件包装代码：QFP
包装说明：FQFP, QFP128,.67X.93,20针数：128
Reach Compliance Code：not_compliantECCN代码：5A991.B.1
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：7.98Samacsys Confidence：3
Samacsys Status：Released2D Presentation：https://componentsearchengine.com/2D/0T/154556.1.1.png
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=154556PCB Footprint：https://componentsearchengine.com/footprint.php?partID=154556
3D View：https://componentsearchengine.com/viewer/3D.php?partID=154556Samacsys PartID：154556
Samacsys Image：https://componentsearchengine.com/Images/9/DP83865DVH.jpgSamacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/DP83865DVH.jpg
Samacsys Pin Count：128Samacsys Part Category：Integrated Circuit
Samacsys Package Category：Quad Flat PackagesSamacsys Footprint Name：VLA128A
Samacsys Released Date：2015-05-24 21:47:42Is Samacsys：N
数据速率：1000000 MbpsJESD-30 代码：R-PQFP-G128
JESD-609代码：e0长度：20 mm
湿度敏感等级：3功能数量：1
端子数量：128收发器数量：1
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装等效代码：QFP128,.67X.93,20封装形状：RECTANGULAR
封装形式：FLATPACK, FINE PITCH峰值回流温度（摄氏度）：245
电源：1.8,2.5/3.3 V认证状态：Not Qualified
座面最大高度：3.15 mm子类别：Network Interfaces
标称供电电压：1.8 V表面贴装：YES
技术：CMOS电信集成电路类型：INTERFACE CIRCUIT
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：14 mmBase Number Matches：1

DP83865DVH 数据手册

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1.0 Pin Description  
The DP83865 pins are classified into the following interface  
categories (each is described in the sections that follow):  
— MAC Interfaces  
Type: I  
Inputs  
— Management Interface  
— Media Dependent Interface  
— JTAG Interface  
Type: O  
Output  
Type: O_Z  
Type: I/O_Z  
Type: S  
Tristate Output  
Tristate Input_Output  
Strapping Pin  
Internal Pull-up  
Internal Pull-down  
— Clock Interface  
— Device Configuration and LED Interface  
— Reset  
Type: PU  
Type: PD  
— Power and Ground Pins  
— Special Connect Pins  
1.1 MAC Interfaces (MII, GMII, and RGMII)  
PQFP  
Signal Name  
Type  
Description  
Pin #  
CRS/RGMII_SEL0  
O_Z,  
S, PD  
40  
CARRIER SENSE or RGMII SELECT: CRS is asserted high to indicate the  
presence of a carrier due to receive or transmit activity in Half Duplex mode.  
For 10BASE-T and 100BASE-TX Full Duplex operation CRS is asserted when  
a received packet is detected. This signal is not defined for 1000BASE-T Full  
Duplex mode.  
In RGMII mode, the CRS is not used. This pin can be used as a RGMII strap-  
ping selection pin.  
RGMII_SEL1 RGMII_SEL0  
MAC Interface  
= GMII  
0
0
1
1
0
1
0
1
= GMII  
= RGMII - HP  
= RGMII - 3COM  
COL/CLK_MAC_FREQ O_Z,  
39  
COLLISION DETECT: Asserted high to indicate detection of a collision condi-  
tion (assertion of CRS due to simultaneous transmit and receive activity) in  
Half Duplex modes. This signal is not synchronous to either MII clock  
(GTX_CLK, TX_CLK or RX_CLK). This signal is not defined and stays low for  
Full Duplex modes.  
S, PD  
CLOCK TO MAC FREQUENCY Select:  
1 = CLOCK TO MAC output is 125 MHz  
0 = CLOCK TO MAC output is 25 MHz  
TX_CLK/RGMII_SEL1 O_Z,  
60  
TRANSMIT CLOCK or RGMII SELECT: TX_CLK is a continuous clock signal  
generated from reference CLK_IN and driven by the PHY during 10 Mbps or  
100 Mbps MII mode. TX_CLK clocks the data or error out of the MAC layer and  
into the PHY.  
S, PD  
The TX_CLK clock frequency is 2.5 MHz in 10BASE-T and 25 MHz in  
100BASE-TX mode.  
Note: “TX_CLK” should not be confused with the “TX_TCLK” signal.  
In RGMII mode, the TX_CLK is not used. This pin can be used as a RGMII  
strapping selection pin. This pin should be pulled high for RGMII interface.  
5
www.national.com  
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与DP83865DVH相关器件

型号 品牌 描述 获取价格 数据表
DP83865DVH/NOPB TI DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

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DP83865DVH-NOPB TI DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

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