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DP83865DVH PDF预览

DP83865DVH

更新时间： 2024-02-16 22:22:56
品牌 Logo 应用领域
美国国家半导体 - NSC 网络接口电信集成电路电信电路以太网局域网（LAN）标准
页数 文件大小 规格书
86页 589K
描述
DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

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DP83865DVH 技术参数

生命周期：Not Recommended零件包装代码：QFP
包装说明：FQFP, QFP128,.67X.93,20针数：128
Reach Compliance Code：not_compliantECCN代码：5A991.B.1
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：7.98Samacsys Confidence：3
Samacsys Status：Released2D Presentation：https://componentsearchengine.com/2D/0T/154556.1.1.png
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=154556PCB Footprint：https://componentsearchengine.com/footprint.php?partID=154556
3D View：https://componentsearchengine.com/viewer/3D.php?partID=154556Samacsys PartID：154556
Samacsys Image：https://componentsearchengine.com/Images/9/DP83865DVH.jpgSamacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/DP83865DVH.jpg
Samacsys Pin Count：128Samacsys Part Category：Integrated Circuit
Samacsys Package Category：Quad Flat PackagesSamacsys Footprint Name：VLA128A
Samacsys Released Date：2015-05-24 21:47:42Is Samacsys：N
数据速率：1000000 MbpsJESD-30 代码：R-PQFP-G128
JESD-609代码：e0长度：20 mm
湿度敏感等级：3功能数量：1
端子数量：128收发器数量：1
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装等效代码：QFP128,.67X.93,20封装形状：RECTANGULAR
封装形式：FLATPACK, FINE PITCH峰值回流温度（摄氏度）：245
电源：1.8,2.5/3.3 V认证状态：Not Qualified
座面最大高度：3.15 mm子类别：Network Interfaces
标称供电电压：1.8 V表面贴装：YES
技术：CMOS电信集成电路类型：INTERFACE CIRCUIT
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：14 mmBase Number Matches：1

DP83865DVH 数据手册

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1.0 Pin Description (Continued)  
PQFP  
Signal Name  
Type  
Description  
Pin #  
DUPLEX_LED /  
PHYADDR0_STRAP  
I/O,  
S, PU  
13  
PHY ADDRESS [4:0]: The DP83865 provides five PHY address-sensing pins  
for multiple PHY applications. The setting on these five pins provides the base  
address of the PHY.  
PHYADDR1_STRAP  
PHYADDR2_STRAP  
PHYADDR3_STRAP  
PHYADDR4_STRAP  
PD  
PD  
PD  
14  
17  
18  
The five PHYAD[4:0] bits are registered as inputs at reset with PHYADDR4 be-  
ing the MSB of the 5-bit PHY address.  
Note: The status of these bit is reflected in bits 4:0 of register 0x12.  
DUPLEX STATUS: The LED is lit when the PHY is in Full Duplex operation  
after the link is established.  
PD  
95  
94  
MULTI_EN_STRAP /  
TX_TRIGGER  
I/O,  
S, PD  
MULTIPLE NODE ENABLE: This pin determines if the PHY advertises Master  
(multiple nodes) or Slave (single node) priority during 1000BASE-T Auto-Ne-  
gotiation.  
‘1’ Selects multiple node priority (switch or hub)  
‘0’ Selects single node priority (NIC)  
Note: The status of this bit is reflected in bit 5 of register 0x10.  
TX_TRIGGER: This output can be enabled during the IEEE 1000BASE-T test-  
modes. This signal is not required by IEEE to perform the tests, but will help to  
take measurements. TX_TRIGGER is only available in test modes 1 and 4 and  
provides a trigger to allow for viewing test waveforms on an oscilloscope.  
MDIX_EN_STRAP  
I/O,  
S, PU  
89  
88  
AUTO MDIX ENABLE: This pin controls the automatic pair swap (Auto-MDIX)  
of the MDI/MDIX interface.  
‘1’ enables pair swap mode  
‘0’ disables the Auto-MDIX and defaults the part into the mode preset by the  
MAN_MDIX_STRAP pin.  
Note: The status of this bit is reflected in bit 6 of register 0x10. This pin also  
sets the default for and can be overwritten by bit 15 of register 0x12.  
MAC_CLK_EN_STRAP I, S,  
CLOCK TO MAC ENABLE:  
/ TX_SYN_CLK  
PU  
‘1’ CLK_TO_MAC clock output enabled  
‘0’ CLK_TO_MAC disabled  
Note: This status of this pin is reflected in bit 7 of register 0x10.  
TX_SYN_CLK: This output can be enabled during the IEEE 1000BASE-T test-  
modes. This signal is not required by IEEE to perform the tests, but will help to  
take measurements. TX_SYN_CLK is only available in test modes 1 and 4.  
TX_SYN_CLK = TX_TCLK / 4 in test mode 1  
TX_SYN_CLK = TX_TCLK / 6 in test mode 4  
VDD_SEL_STRAP  
I/O, S  
34  
IO_VDD SELECT: This pin selects between 2.5V or 3.3V for I/O VDD .  
‘1’ selects 3.3V mode  
‘0’ selects 2.5V mode  
This pin must either be connected directly to ground or directly to a supply volt-  
age (2.5V to 3.3V).  
1.7 Reset  
PQFP  
Pin #  
Signal Name  
Type  
Description  
RESET  
I
33  
RESET: The active low RESET input allows for hard-reset, soft-reset, and TRI-  
STATE output reset combinations. The RESET input must be low for a mini-  
mum of 150 µs.  
www.national.com  
10  
1...78910111213...86

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型号 品牌 描述 获取价格 数据表
DP83865DVH/NOPB TI DP83865 Gig PHYTER V 10/100/1000 Ethernet Physical Layer

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