DM74S74CW

更新时间： 2024-11-16 13:00:51

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飞兆/仙童 - FAIRCHILD		触发器
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5页	53K
描述
D Flip-Flop, S Series, 2-Func, Positive Edge Triggered, 1-Bit, Complementary Output, TTL, WAFER

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DM74S74CW 技术参数

生命周期：	Obsolete	零件包装代码：	WAFER
包装说明：	DIE,	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.69
系列：	S	JESD-30 代码：	X-XUUC-N14
逻辑集成电路类型：	D FLIP-FLOP	位数：	1
功能数量：	2	端子数量：	14
最高工作温度：	70 °C	最低工作温度：
输出极性：	COMPLEMENTARY	封装主体材料：	UNSPECIFIED
封装代码：	DIE	封装形状：	UNSPECIFIED
封装形式：	UNCASED CHIP	传播延迟（tpd）：	14 ns
认证状态：	Not Qualified	最大供电电压 (Vsup)：	5.25 V
最小供电电压 (Vsup)：	4.75 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	TTL
温度等级：	COMMERCIAL	端子形式：	NO LEAD
端子位置：	UPPER	触发器类型：	POSITIVE EDGE
最小 fmax：	75 MHz	Base Number Matches：	1

DM74S74CW 数据手册

August 1986

Revised April 2000

DM74S74

Dual Positive-Edge-Triggered D Flip-Flops

with Preset, Clear, and Complementary Outputs

General Description

This device contains two independent positive-edge-trig-

gered D flip-flops with complementary outputs. The infor-

mation on the D input is accepted by the flip-flops on the

positive going edge of the clock pulse. The triggering

occurs at a voltage level and is not directly related to the

transition time of the rising edge of the clock. The data on

the D input may be changed while the clock is LOW or

HIGH without affecting the outputs as long as setup and

hold times are not violated. A low logic level on the preset

or clear inputs will set or reset the outputs regardless of the

logic levels of the other inputs.

Ordering Code:

Order Number Package Number

Package Description

DM74S74M

DM74S74N

M14A

N14A

14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow

14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.

Connection Diagram

Function Table

Inputs

CLR

Outputs

CLK

↑

Q₀

H = HIGH Logic Level

X = Either LOW or HIGH Logic Level

L = LOW Logic Level

↑ = Positive-going Transition

* = This configuration is nonstable; that is, it will not persist when either the

preset and/or clear inputs return to its inactive (HIGH) level.

Q₀= The output logic level of Q before the indicated input conditions were

established.

DS006457

www.fairchildsemi.com

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型号	品牌	获取价格	描述	数据表
DM74S74J	TI	获取价格	IC,FLIP-FLOP,DUAL,D TYPE,S-TTL,DIP,14PIN,CERAMIC
DM74S74M	FAIRCHILD	获取价格	Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear, and Complementary Outputs
DM74S74MX	FAIRCHILD	获取价格	Dual D-Type Flip-Flop
DM74S74N	FAIRCHILD	获取价格	Dual Positive-Edge-Triggered D Flip-Flops with Preset, Clear, and Complementary Outputs
DM74S74N/A+	ETC	获取价格	Dual D-Type Flip-Flop
DM74S74N/B+	ETC	获取价格	Dual D-Type Flip-Flop
DM74S86	FAIRCHILD	获取价格	Quad 2-Input Exclusive-OR Gate
DM74S86M	ETC	获取价格	Quad 2-input Exclusive OR (XOR) Gate
DM74S86N	FAIRCHILD	获取价格	Quad 2-Input Exclusive-OR Gate
DM74S86N/A+	NSC	获取价格	IC,LOGIC GATE,QUAD 2-INPUT XOR,S-TTL,DIP,14PIN,PLASTIC

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