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Datasheet > 逻辑 > 复用器/解复用器> DM74S251N
DM74S251N PDF预览

DM74S251N

更新时间： 2024-11-29 13:07:23
品牌 Logo 应用领域
美国国家半导体 - NSC 复用器
页数 文件大小 规格书
6页 118K
描述
IC S SERIES, 8 LINE TO 1 LINE MULTIPLEXER, COMPLEMENTARY OUTPUT, PDIP16, PLASTIC, DIP-16, Multiplexer/Demultiplexer

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DM74S251N 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP16,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.45
系列：SJESD-30 代码：R-PDIP-T16
JESD-609代码：e0长度：19.305 mm
负载电容（CL）：15 pF逻辑集成电路类型：MULTIPLEXER
最大I（ol）：0.02 A功能数量：1
输入次数：8输出次数：1
端子数量：16最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：85 mAProp。Delay @ Nom-Sup：23 ns
传播延迟（tpd）：19.5 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：Multiplexer/Demultiplexers
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.62 mm
Base Number Matches：1

DM74S251N 数据手册

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June 1989  
DM54S251/DM74S251 TRI-STATE 1 of 8 Line  
É
Data Selector/Multiplexer  
General Description  
Features  
Y
TRI-STATE version of S151  
These data selectors/multiplexers contain full on-chip bina-  
ry decoding to select one-of-eight data sources, and feature  
a strobe-controlled TRI-STATE output. The strobe must be  
at a low logic level to enable these devices. The TRI-STATE  
outputs permit direct connection to a common bus. When  
the strobe input is high, both outputs are in a high-imped-  
ance state in which both the upper and lower transistors of  
each totem pole output are off, and the output neither drives  
nor loads the bus significantly. When the strobe is low, the  
outputs are activated and operate as standard TTL totem-  
pole outputs.  
Y
Interface directly with system bus  
Y
Perform parallel-to-serial conversion  
Y
Permit multiplexing from N-lines to one line  
Y
Complementary outputs provide true and inverted data  
Max no. of common outputs  
54S 39  
Y
74S 129  
Y
Y
Typical propagation delay time (D to Y) 8 ns  
Typical power dissipation 275 mW  
To minimize the possibility that two outputs will attempt to  
take a common bus to opposite logic levels, the output con-  
trol circuitry is designed so that the average output disable  
time is shorter than the average output enable time.  
Connection Diagram  
Function Table  
Inputs  
Select  
Outputs  
Strobe  
S
Y
W
C
B
A
X
L
X
L
X
L
H
L
L
L
L
L
L
L
L
Z
Z
D0  
D1  
D2  
D3  
D4  
D5  
D6  
D7  
D0  
D1  
D2  
D3  
D4  
D5  
D6  
D7  
L
L
H
L
L
H
H
L
L
H
L
H
H
H
H
L
H
L
H
H
H
e
e
Low Logic Level  
H
X
High Logic Level, L  
e
e
High Impedance (Off)  
Don’t Care, Z  
e
D0, D1 . . . D7  
The Level of the respective D input  
TL/F/6480–1  
Order Number DM54S251J or DM74S251N  
See NS Package Number J16A or N16E  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
C
1995 National Semiconductor Corporation  
TL/F/6480  
RRD-B30M105/Printed in U. S. A.  
123456

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