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Datasheet > 逻辑 > 触发器/锁存器> DM74S112
DM74S112 PDF预览

DM74S112

更新时间： 2024-11-25 22:54:35
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器
页数 文件大小 规格书
4页 46K
描述
Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop with Preset, Clear, and Complementary Outputs

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DM74S112 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP, DIP16,.3针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.35系列：S
JESD-30 代码：R-PDIP-T16长度：19.305 mm
逻辑集成电路类型：J-K FLIP-FLOP最大频率@ Nom-Sup：60000000 Hz
最大I（ol）：0.02 A位数：2
功能数量：2端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
电源：5 V最大电源电流（ICC）：50 mA
传播延迟（tpd）：12 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：80 MHz
Base Number Matches：1

DM74S112 数据手册

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August 1986  
Revised April 2000  
DM74S112  
Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop  
with Preset, Clear, and Complementary Outputs  
General Description  
This device contains two independent negative-edge-trig-  
gered J-K flip-flops with complementary outputs. The J and  
K data is processed by the flip-flops on the falling edge of  
the clock pulse. The clock triggering occurs at a voltage  
level and is not directly related to the transition time of the  
negative going edge of the clock pulse. Data on the J and  
K inputs can be changed while the clock is HIGH or LOW  
without affecting the outputs as long as setup and hold  
times are not violated. A low logic level on the preset or  
clear inputs will set or reset the outputs regardless of the  
logic levels of the other inputs.  
Ordering Code:  
Order Number Package Number  
DM74S112 N16E  
Package Description  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Connection Diagram  
Function Table  
Inputs  
Outputs  
PR  
L
CLR  
H
CLK  
J
X
X
X
L
K
X
X
X
L
Q
H
Q
L
X
X
X
↓
H
L
L
L
H
L
H*  
Q0  
H
H*  
Q0  
L
H
H
H
H
H
H
↓
H
L
L
H
↓
H
H
L
H
H
↓
H
Toggle  
H
H
H
X
X
Q0  
Q0  
H = HIGH Logic Level  
X = Either LOW or HIGH Logic Level  
L = LOW Logic Level  
↓ = Negative going edge of pulse.  
Q0 = The output logic level of Q before the indicated input conditions were  
established.  
* = This configuration is nonstable; that is, it will not persist when either the  
preset and/or clear inputs return to its inactive (HIGH) level.  
Toggle = Each output changes to the complement of its previous level on  
each falling edge of the clock pulse.  
© 2000 Fairchild Semiconductor Corporation  
DS006459  
www.fairchildsemi.com  
1234

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型号 品牌 获取价格 描述 数据表
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