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DM74AS286MX

更新时间： 2024-11-13 23:47:35
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 运算电路逻辑集成电路光电二极管
页数 文件大小 规格书
7页 67K
描述
Parity Generator/Checker

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DM74AS286MX 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：0.150 INCH, MS-120, SOIC-14
针数：14Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.57
Is Samacsys：N其他特性：EVEN PARITY GENERATOR; ODD/EVEN PARITY CHECKER
系列：ASJESD-30 代码：R-PDSO-G14
JESD-609代码：e3长度：8.65 mm
逻辑集成电路类型：PARITY GENERATOR/CHECKER湿度敏感等级：1
位数：9功能数量：1
端子数量：14最高工作温度：70 °C
最低工作温度：输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：5 V传播延迟（tpd）：15 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：Arithmetic Circuits最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：TTL
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.9 mmBase Number Matches：1

DM74AS286MX 数据手册

 浏览型号DM74AS286MX的Datasheet PDF文件第2页浏览型号DM74AS286MX的Datasheet PDF文件第3页浏览型号DM74AS286MX的Datasheet PDF文件第4页浏览型号DM74AS286MX的Datasheet PDF文件第5页浏览型号DM74AS286MX的Datasheet PDF文件第6页浏览型号DM74AS286MX的Datasheet PDF文件第7页 
October 1986  
Revised April 2000  
DM74AS286  
9-Bit Parity Generator/Checker  
with Bus-Driver Parity I/O Port  
General Description  
Features  
■ PNP inputs to reduce bus loading  
These universal, 9-bit parity generators/checkers utilize  
advanced Schottky high performance circuitry and feature  
odd/even outputs to facilitate operation of either odd or  
even parity applications. The word length capability is eas-  
ily expanded by cascading.  
■ Generates either odd or even parity for nine data lines  
■ Inputs are buffered to lower the drive requirements  
■ Can be used to upgrade existing systems using MSI  
parity circuits  
The DM74AS286 can be used to upgrade the performance  
of most systems utilizing the DM74AS280 parity generator/  
checker. Although the DM74AS286 is implemented without  
expander inputs, the corresponding function is provided by  
the availability of an input pin XMIT. XMIT is a control line  
which makes parity error output active and parity an input  
port when HIGH; when LOW, parity error output is inactive  
and parity becomes an output port. In addition, parity I/O  
control circuitry contains a feature to keep the I/O port in  
the 3-STATE during power UP or DOWN to prevent bus  
glitches.  
■ Cascadable for n-bits  
■ Switching specifications at 50 pF  
■ Switching specifications guaranteed over full  
temperature and VCC range  
■ A parity I/O portable to drive bus  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74AS286M  
DM74AS286N  
M14A  
N14A  
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow  
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
Function Table  
Number of Inputs  
(A thru I)  
Parity I/O  
Parity  
Error  
Mode  
of  
XMIT  
that are HIGH  
0, 2, 4, 6, 8  
1, 3, 5, 7, 9  
0, 2, 4, 6, 8  
0, 2, 4, 6, 8  
1, 3, 5, 7, 9  
1, 3, 5, 7, 9  
Input Output  
Operation  
Parity  
N/A  
N/A  
H
H
L
L
H
H
H
L
L
Generator  
Parity  
N/A  
N/A  
N/A  
N/A  
H
H
H
H
L
Checker  
Parity  
H
L
L
H
Checker  
L = LOW Logic Level  
H = HIGH Logic Level  
N/A = Not Applicable  
© 2000 Fairchild Semiconductor Corporation  
DS006305  
www.fairchildsemi.com  
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DM74AS286MX 替代型号

型号 品牌 替代类型 描述 数据表
DM74AS280N FAIRCHILD

完全替代

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