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Datasheet > 逻辑 > 触发器/锁存器> DM74ALS109AN_NL
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DM74ALS109AN_NL

更新时间： 2024-11-09 13:07:23
品牌 Logo 应用领域
飞兆/仙童 - FAIRCHILD 触发器
页数 文件大小 规格书
6页 58K
描述
J-Kbar Flip-Flop, ALS Series, 2-Func, Positive Edge Triggered, 2-Bit, Complementary Output, TTL, PDIP16, 0.300 INCH, LEAD FREE, PLASTIC, MS-001, DIP-16

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DM74ALS109AN_NL 技术参数

生命周期：Obsolete零件包装代码：DIP
包装说明：DIP,针数：16
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.66Is Samacsys：N
系列：ALSJESD-30 代码：R-PDIP-T16
JESD-609代码：e3长度：19.305 mm
逻辑集成电路类型：J-KBAR FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装形状：RECTANGULAR
封装形式：IN-LINE传播延迟（tpd）：18 ns
认证状态：Not Qualified座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：34 MHzBase Number Matches：1

DM74ALS109AN_NL 数据手册

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April 1984  
Revised February 2000  
DM74ALS109A  
Dual J-K Positive-Edge-Triggered Flip-Flop  
with Preset and Clear  
General Description  
The DM74ALS109A is a dual edge-triggered flip-flop. Each  
flip-flop has individual J, K, clock, clear and preset inputs,  
and also complementary Q and Q outputs.  
Features  
■ Switching specifications at 50 pF  
■ Switching specifications guaranteed over full tempera-  
ture and VCC range  
Information at input J or K is transferred to the Q output on  
the positive going edge of the clock pulse. Clock triggering  
occurs at a voltage level of the clock pulse and is not  
directly related to the transition time of the positive going  
pulse. When the clock input is at either the HIGH or LOW  
level, the J, K input signal has no effect.  
■ Advanced oxide-isolated, ion-implanted Schottky TTL  
process  
■ Functionally and pin for pin compatible with Schottky  
and LS TTL counterpart  
■ Improved AC performance over LS109 at approximately  
half the power  
Asynchronous preset and clear inputs will set or clear Q  
output respectively upon the application of low level signal.  
The J-K design allows operation as a D flip-flop by tying the  
J and K inputs together.  
Ordering Code:  
Order Number Package Number  
Package Description  
DM74ALS109AM  
DM74ALS109AN  
M16A  
N16E  
16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150 Narrow  
16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide  
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.  
Connection Diagram  
Function Table  
Inputs  
PR CLR CK  
Outputs  
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
L
H
L
H
L
X
X
X
↑
H
L
H (Note 1) H (Note 1)  
H
H
H
H
L
H
↑
H
L
TOGGLE  
H
H
H
H
H
H
↑
↑
L
L
H
X
H
H
X
Q0  
H
Q0  
L
Q0  
Q0  
L = LOW State  
H = HIGH State  
X = Don't Care  
↑ = Positive Edge Transition,  
= Previous Condition of Q  
Q
0
Note 1: This condition is nonstable; it will not persist when present and  
clear inputs return to their inactive (HIGH) level. The output levels in this  
condition are not guaranteed to meet the V  
specification.  
OH  
© 2000 Fairchild Semiconductor Corporation  
DS006196  
www.fairchildsemi.com  
123456

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与DM74ALS109AN_NL相关器件

型号 品牌 获取价格 描述 数据表
DM74ALS109ANX FAIRCHILD

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 		Dual J-K Positive-Edge-Triggered Flip-Flop
DM74ALS109J/A+ ETC

获取价格

 		J-K-Type Flip-Flop
DM74ALS109N NSC

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,ALS-TTL,DIP,16PIN,PLASTIC
DM74ALS109N/A+ ETC

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 		J-K-Type Flip-Flop
DM74ALS109N/B+ ETC

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 		J-K-Type Flip-Flop
DM74ALS10A FAIRCHILD

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 		Triple 3-Input NAND Gate
DM74ALS10AJ/A+ ETC

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 		Triple 3-input NAND Gate
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