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CYW180-52SX PDF预览

CYW180-52SX

更新时间： 2024-01-28 06:07:43
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 183K
描述
Peak Reducing EMI Solution

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CYW180-52SX 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：0.150 INCH, LEAD FREE, PLASTIC, SOIC-8针数：8
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.84
Is Samacsys：N其他特性：ALSO OPERATES AT 5V SUPPLY
JESD-30 代码：R-PDSO-G8JESD-609代码：e3
长度：4.889 mm湿度敏感等级：1
端子数量：8最高工作温度：70 °C
最低工作温度：最大输出时钟频率：15 MHz
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：15 MHz
认证状态：Not Qualified座面最大高度：1.727 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3.8985 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

CYW180-52SX 数据手册

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W180  
Peak Reducing EMI Solution  
Features  
Table 1. Modulation Width Selection  
• Cypress PREMIS™ family offering  
W180-01, 02, 03  
Output  
W180-51, 52, 53  
Output  
SS%  
• Generates an EMI optimized clocking signal at the  
output  
0
1
Fin > Fout > Fin – 1.25% Fin + 0.625% > Fin > – 0.625%  
Fin > Fout > Fin – 3.75% Fin + 1.875% > Fin > –1.875%  
• Selectable output frequency range  
• Single 1.25% or 3.75% down or center spread output  
• Integrated loop filter components  
• Operates with a 3.3V or 5V supply  
• Low power CMOS design  
Table 2. Frequency Range Selection  
W180 Option#  
-01, 51  
(MHz)  
-02, 52  
(MHz)  
-03, 53  
(MHz)  
• Available in 8-pin SOIC (Small Outline Integrated  
Circuit)  
FS2 FS1  
0
0
1
1
0
1
0
1
8 < FIN < 10  
8 < FIN < 10  
N/A  
Key Specifications  
10 < FIN < 15 10 < FIN < 15  
N/A  
Supply Voltages:............................................VDD = 3.3V±5%  
or VDD = 5V±10%  
15 < FIN < 18  
18 < FIN < 28  
N/A  
N/A  
15 < FIN < 18  
18 < FIN < 28  
Frequency Range:...............................8 MHz < Fin < 28 MHz  
Cycle to Cycle Jitter: ........................................300 ps (max.)  
Selectable Spread Percentage:.................... 1.25% or 3.75%  
Output Duty Cycle: ...............................40/60% (worst case)  
Output Rise and Fall Time:...................................5 ns (max.)  
Simplified Block Diagram  
Pin Configurations  
3.3V or 5.0V  
SOIC  
CLKIN or X1  
NC or X2  
GND  
FS2  
1
2
3
4
8
7
6
5
FS1  
X1  
VDD  
XTAL  
SS%  
CLKOUT  
Input  
X2  
Spread Spectrum  
Output  
W180  
(EMI suppressed)  
CLKIN or X1  
NC or X2  
GND  
SSON#  
FS1  
1
2
3
4
8
7
6
5
VDD  
SS%  
CLKOUT  
3.3V or 5.0V  
Oscillator or  
Reference Input  
Spread Spectrum  
W180  
Output  
(EMI suppressed)  
Cypress Semiconductor Corporation  
Document #: 38-07156 Rev. *B  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised October 5, 2005  
1234567...10

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