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CYM1836PM-30C

更新时间： 2024-11-05 22:21:07
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赛普拉斯 - CYPRESS /
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8页 543K
描述
128K x 32 Static RAM Module

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CYM1836PM-30C 数据手册

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CYM1836  
128K x 32 Static RAM Module  
constructed from four 128K x 8 SRAMs in SOJ packages  
mounted on an epoxy laminate board with pins. Four chip se-  
lects (CS1, CS2, CS3, CS4) are used to independently enable  
the four bytes. Reading or writing can be executed on individ-  
ual bytes or any combination of multiple bytes through proper  
use of selects.  
Features  
• High-density 4-megabit SRAM module  
• 32-bit standard footprint supports densities from 16K  
x 32 through 1M x 32  
• High-speed CMOS SRAMs  
— Access time of 15 ns  
• Low active power  
Writing to each byte is accomplished when the appropriate  
Chip Select (CS) and Write Enable (WE) inputs are both  
LOW. Data on the input/output pins (I/O) is written into the  
memory location specified on the address pins (A0 through  
A16).  
— 2.6W (max.) at 20 ns  
• SMD technology  
• TTL-compatible inputs and outputs  
• Low profile  
Reading the device is accomplished by taking the Chip Select  
(CS) LOW while Write Enable (WE) remains HIGH. Under  
these conditions, the contents of the memory location  
specified on the address pins will appear on the data in-  
put/output pins (I/O).  
— Max. height of 0.57 in.  
• Small PCB footprint  
— 0.78 sq. in.  
The data input/output pins stay at the high-impedance state  
when write enable is LOW or the appropriate chip selects are  
HIGH.  
• AvailableinSIMM, ZIPformat. SIMM suitableforvertical  
or angled sockets.  
Two pins (PD0 and PD1) are used to identify module mem-  
ory density in applications where alternate versions of the  
JEDEC-standard modules can be interchanged.  
Functional Description  
The CYM1836 is a high-performance 4-megabit static RAM  
module organized as 128K words by 32 bits. This module is  
Logic Block Diagram  
Pin Configuration  
ZIP/SIMM  
Top View  
PD −OPEN  
0
PD −OPEN  
1
A − A  
GND  
1
3
5
7
9
11  
13  
15  
17  
19  
21  
23  
25  
27  
29  
31  
0
16  
PD  
I/O  
17  
2
4
6
8
0
PD  
1
OE  
WE  
0
I/O  
8
I/O  
9
I/O  
10  
I/O  
I/O  
1
2
3
I/O  
V
10  
12  
14  
16  
18  
20  
22  
24  
26  
28  
30  
32  
I/O  
11  
CC  
A
A
0
128K x 8  
SRAM  
I/O − I/O  
7
0
7
A
1
4
4
4
4
A
8
A
2
A
9
4
I/O  
12  
I/O  
CS  
1
I/O  
I/O  
13  
14  
I/O  
5
I/O  
6
I/O  
7
I/O  
15  
128K x 8  
SRAM  
GND  
I/O − I/O  
8
15  
WE  
A
15  
A
14  
CS  
2
CS  
1
CS  
CS  
CS  
2
3
4
CS  
33  
35  
37  
39  
41  
43  
45  
47  
49  
51  
53  
55  
57  
59  
61  
63  
4
CS  
3
16  
34  
36  
38  
40  
42  
44  
46  
48  
50  
52  
54  
56  
58  
60  
62  
64  
NC  
A
128K x 8  
SRAM  
OE  
I/O  
GND  
I/O − I/O  
16  
23  
24  
I/O  
16  
17  
18  
19  
I/O  
25  
I/O  
26  
I/O  
I/O  
I/O  
I/O  
27  
A
3
A
A
10  
11  
A
4
128K x 8  
SRAM  
I/O − I/O  
A
5
24  
31  
A
12  
A
13  
V
CC  
A
6
I/O  
20  
I/O  
21  
I/O  
22  
I/O  
23  
I/O  
28  
1836–1  
I/O  
I/O  
29  
30  
I/O  
31  
GND  
1836–2  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
February 15, 1999  
12345678

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