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CYK512K16SCAU-55BAXI

更新时间： 2024-02-14 06:10:54

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		存储内存集成电路静态存储器
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描述
8-Mbit (512K x 16) Pseudo Static RAM

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CYK512K16SCAU-55BAXI 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DSBGA	包装说明：	TFBGA, BGA48,6X8,30
针数：	48	Reach Compliance Code：	compliant
ECCN代码：	3A991.B.2.A	HTS代码：	8542.32.00.41
风险等级：	5.83	Is Samacsys：	N
最长访问时间：	55 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PBGA-B48	JESD-609代码：	e1
长度：	8 mm	内存密度：	8388608 bit
内存集成电路类型：	PSEUDO STATIC RAM	内存宽度：	16
湿度敏感等级：	3	功能数量：	1
端子数量：	48	字数：	524288 words
字数代码：	512000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-25 °C
组织：	512KX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA48,6X8,30	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3 V
认证状态：	Not Qualified	座面最大高度：	1.2 mm
最大待机电流：	0.0001 A	子类别：	Other Memory ICs
最大压摆率：	0.022 mA	最大供电电压 (Vsup)：	3.3 V
最小供电电压 (Vsup)：	2.7 V	标称供电电压 (Vsup)：	3 V
表面贴装：	YES	技术：	CMOS
温度等级：	OTHER	端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：	BALL	端子节距：	0.75 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	6 mm	Base Number Matches：	1

CYK512K16SCAU-55BAXI 数据手册

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CYK512K16SCCA

MoBL^®

AC Test Loads and Waveforms

ALL INPUT PULSES

90%

10%

V_CC

OUTPUT

V_CC

90%

10%

GND

Fall Time = 1 V/ns

30 pF

Rise Time = 1 V/ns

INCLUDING

JIG AND

SCOPE

Equivalent to: THEVENIN EQUIVALENT

RTH

OUTPUT

VTH

Parameters

3.0V V_CC

22000

11000

1.50

Unit

Ω

R_TH

V_TH

Ω

Switching Characteristics (Over the Operating Range) ^{[10, 11, 12, 13, 14]}

CYK512K16SCCA-55

CYK512K16SCCA-70

Parameter

Description

Min.

55^[14]

Max.

Min.

Max.

Unit

Read Cycle

t_RC

Read Cycle Time

t_AA

Address to Data Valid

t_OHA

t_ACE

Data Hold from Address Change

CE₁LOW and CE₂HIGH to Data Valid

OE LOW to Data Valid

OE LOW to Low Z^{[11, 12]}

OE HIGH to High Z^{[11, 12]}

CE₁LOW and CE₂HIGH to Low Z^{[11, 12]}

CE₁HIGH and CE₂LOW to High Z^{[11, 12]}

BLE/BHE LOW to Data Valid

BLE/BHE LOW to Low Z^{[11, 12]}

BLE/BHE HIGH to High-Z^{[11, 12]}

Address Skew

t_DOE

t_LZOE

t_HZOE

t_LZCE

t_HZCE

t_DBE

t_LZBE

t_HZBE

[14]

t_SK

Notes:

10. Test conditions assume signal transition time of 1V/ns or higher, timing reference levels of V

/2, input pulse levels of 0V to V

and output loading of

CC(typ)

CC(typ),

the specified I /I and 30-pF load capacitance

OL OH

11. t

, t

and t

transitions are measured when the outputs enter a high-impedance state.

HZOE HZCE HZBE

HZWE

12. High-Z and Low-Z parameters are characterized and are not 100% tested.

13. The internal write time of the memory is defined by the overlap of WE, CE = V , CE = V , BHE and/or BLE =V . All signals must be ACTIVE to initiate a write

and any of these signals can terminate a write by going INACTIVE. The data input set-up and hold timing should be referenced to the edge of the signal that

terminates write.

14. To achieve 55-ns performance, the read access should be CE controlled. In this case t

is the critical parameter and t is satisfied when the addresses are

ACE

stable prior to chip enable going active. For the 70-ns cycle, the addresses must be stable within 10 ns after the start of the read cycle.

Document #: 38-05425 Rev. *E

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CYK512K16SCAU-70BAXIT	CYPRESS	暂无描述	获取价格
CYK512K16SCCA	CYPRESS	8-Mbit (512K x 16) Pseudo Static RAM	获取价格
CYK512K16SCCA-55BAI	CYPRESS	Pseudo Static RAM, 512KX16, 55ns, CMOS, PBGA48, 6 X 8 MM, 1.20 MM HEIGHT, FBGA-48	获取价格
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CYK512K16SCCAU	ETC	Memory	获取价格
CYK512K16SCCAU-55BAI	CYPRESS	8-Mbit (512K x 16) Pseudo Static RAM	获取价格
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CYLE1049DV33-12VE	CYPRESS	Standard SRAM, 512KX8, 12ns, CMOS, PDSO36, PLASTIC, SOP-36	获取价格
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CYM1240HD-25C	CYPRESS	SRAM Module, 256KX4, 25ns, CMOS, CDIP28, HERMETIC SEALED, MODULE, DIP-28	获取价格

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