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CY8C20767-24FDXC PDF预览

CY8C20767-24FDXC

更新时间： 2024-01-07 11:28:45
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 传感器接近传感器控制器
页数 文件大小 规格书
43页 689K
描述
1.8 V CapSense® Controller with SmartSense™ Auto-tuning 31 Buttons, 6 Sliders, Proximity Sensors

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CY8C20767-24FDXC 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：BGA
包装说明：BGA, BGA30,5X6,14针数：30
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.31.00.01Factory Lead Time：1 week
风险等级：8.38位大小：8
CPU系列：M8CJESD-30 代码：R-PBGA-B30
JESD-609代码：e2湿度敏感等级：1
端子数量：30最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装等效代码：BGA30,5X6,14
封装形状：RECTANGULAR封装形式：GRID ARRAY
峰值回流温度（摄氏度）：260电源：1.8/5 V
认证状态：Not QualifiedRAM（字节）：2048
ROM（单词）：32768ROM可编程性：FLASH
速度：25.2 MHz子类别：Microcontrollers
最大压摆率：4 mA最大供电电压：5.5 V
最小供电电压：1.71 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Silver (Sn/Ag)
端子形式：BALL端子节距：0.35 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：20
uPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUITBase Number Matches：1

CY8C20767-24FDXC 数据手册

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CY8C20xx7/S  
Pinouts  
The CY8C20x37/47/67/S PSoC device is available in a variety of packages, which are listed and illustrated in the following tables.  
Every port pin (labeled with a “P”) is capable of digital I/O and connection to the common analog bus. However, VSS, VDD, and XRES  
are not capable of digital I/O.  
16-pin SOIC (10 Sensing Inputs)  
Table 1. Pin Definitions – CY8C20237-24SXI, CY8C20247/S-24SXI [4]  
Type  
Figure 2. CY8C20237-24SXI, CY8C20247/S-24SXI  
Device  
Pin  
No.  
Name  
Description  
Digital Analog  
1
2
3
4
5
6
7
8
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I/O  
I
I
I
I
I
I
I
I
P0[3] Integrating Input  
P0[1] Integrating Input  
P2[5] Crystal output (XOut)  
P2[3] Crystal input (XIn)  
P1[7] I2C SCL, SPI SS  
P1[5] I2C SDA, SPI MISO  
P1[3]  
AI, P0[3]  
P0[7], AI  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
AI, P0[1]  
AI, P2[5]  
VDD  
P0[4], AI  
AI, P2[3]  
AI, P1[7]  
XRES  
P1[4], EXTCLK  
SOIC  
AI, P1[5]  
AI, P1[3]  
P1[2], AI  
P1[0], ISSP DATA, I2C SDA, SPI CLK, AI  
AI, ISSP CLK, I2C SCL, SPI MOSI, P1[1]  
VSS  
P1[1] ISSP CLK[5], I2C SCL, SPI  
MOSI  
9
Power  
VSS Ground connection  
10  
I/O  
I
P1[0] ISSP DATA[5], I2C SDA, SPI  
CLK[6]  
11  
12  
I/O  
I/O  
I
I
P1[2] Driven Shield Output (optional)  
P1[4] Optional external clock  
(EXTCLK)  
13  
INPUT  
Power  
XRES Active high external reset with  
internal pull-down  
14  
15  
16  
I/O  
I/O  
I
I
P0[4]  
VDD Supply voltage  
P0[7]  
LEGEND A = Analog, I = Input, O = Output, OH = 5 mA High Output Drive, R = Regulated Output.  
Notes  
4. 13 GPIOs = 10 pins for capacitive sensing+2 pins for I2C + 1 pin for modulator capacitor.  
5. On power-up, the SDA(P1[0]) drives a strong high for 256 sleep clock cycles and drives resistive low for the next 256 sleep clock cycles. The SCL(P1[1]) line drives  
resistive low for 512 sleep clock cycles and both the pins transition to high impedance state. On reset, after XRES de-asserts, the SDA and the SCL lines drive  
resistive low for 8 sleep clock cycles and transition to high impedance state. Hence, during power-up or reset event, P1[1] and P1[0] may disturb the I2C bus. Use  
alternate pins if you encounter issues.  
6. Alternate SPI clock.  
Document Number: 001-69257 Rev. *I  
Page 7 of 43  
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