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Datasheet > 暂无类别数据> CY7C4265-10AXI
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CY7C4265-10AXI

更新时间： 2024-02-27 02:19:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 存储内存集成电路先进先出芯片时钟
页数 文件大小 规格书
22页 542K
描述
8K/16K x 18 Deep Sync FIFOs

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CY7C4265-10AXI 技术参数

生命周期：Obsolete零件包装代码：LCC
包装说明：QCCJ,针数：68
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.82
最长访问时间：8 ns其他特性：RETRANSMIT
周期时间：10 nsJESD-30 代码：S-PQCC-J68
长度：24.2316 mm内存密度：294912 bit
内存宽度：18功能数量：1
端子数量：68字数：16384 words
字数代码：16000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：16KX18输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER并行/串行：PARALLEL
认证状态：Not Qualified座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：24.2316 mm

CY7C4265-10AXI 数据手册

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CY7C4255  
CY7C4265  
Pin Configurations  
TQFP/STQFP  
Top View  
Q
Q
48  
47  
D
15  
D
14  
D
13  
D
12  
1
2
14  
13  
GND  
46  
45  
3
4
Q
12  
Q
V
44  
43  
42  
41  
11  
D
D
5
6
7
8
11  
CC  
10  
CY7C4255  
CY7C4265  
Q
10  
D
9
Q
9
D
D
8
7
6
GND  
40  
39  
9
10  
Q
8
D
D
D
D
D
D
38  
37  
36  
11  
12  
13  
Q
7
5
Q
6
4
Q
5
3
35  
34  
14  
15  
GND  
2
Q
4
1
D
0
33  
V
CC  
16  
The Empty and Full flags are synchronous, i.e., they change  
state relative to either the Read Clock (RCLK) or the Write  
Clock (WCLK). When entering or exiting the Empty states, the  
flag is updated exclusively by the RCLK. The flag denoting Full  
states is updated exclusively by WCLK. The synchronous flag  
architecture guarantees that the flags will remain valid from  
one clock cycle to the next. The Almost Empty/Almost Full  
Functional Description (continued)  
The CY7C4255/65 provides five status pins. These pins are  
decoded to determine one of five states: Empty, Almost  
Empty, Half Full, Almost Full, and Full. The Half Full flag  
shares the WXO pin. This flag is valid in the stand-alone and  
width-expansion configurations. In the depth expansion, this  
pin provides the expansion out (WXO) information that is used  
to signal the next FIFO when it will be activated.  
flags become synchronous if the VCC/SMODE is tied to VSS  
.
All configurations are fabricated using an advanced 0.5µ  
CMOS technology. Input ESD protection is greater than  
2001V, and latch-up is prevented by the use of guard rings.  
Selection Guide  
7C4255/65-10  
7C4255/65-15  
7C4255/65-25  
7C4255/65-35  
Maximum Frequency (MHz)  
Maximum Access Time (ns)  
Minimum Cycle Time (ns)  
100  
8
66.7  
10  
15  
4
40  
15  
25  
6
28.6  
20  
35  
7
10  
3
Minimum Data or Enable Set-Up (ns)  
Minimum Data or Enable Hold (ns)  
Maximum Flag Delay (ns)  
0.5  
8
1
1
2
10  
45  
50  
15  
45  
50  
20  
45  
50  
Active Power Supply  
Current (ICC1) (mA)  
Commercial  
Industrial  
45  
50  
CY7C4255  
8K x 18  
CY7C4265  
Density  
16K x18  
Package  
64-pin TQFP,  
STQFP  
64-pin TQFP,  
STQFP  
Document #: 38-06004 Rev. *C  
Page 2 of 22  
1234567...22

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型号 品牌 描述 获取价格 数据表
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