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CY7C1380KV33-250AXC

更新时间： 2024-11-25 00:58:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
33页 3208K
描述
18-Mbit (512K × 36/1M × 18) Pipelined SRAM

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CY7C1380KV33-250AXC 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：LQFP,Reach Compliance Code：compliant
ECCN代码：3A991.B.2.BHTS代码：8542.32.00.41
风险等级：2.29最长访问时间：2.5 ns
其他特性：PIPELINED OPERATIONJESD-30 代码：R-PQFP-G100
JESD-609代码：e3长度：20 mm
内存密度：18874368 bit内存集成电路类型：CACHE SRAM
内存宽度：36湿度敏感等级：3
功能数量：1端子数量：100
字数：524288 words字数代码：512000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：512KX36
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：RECTANGULAR封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin (Sn)
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

CY7C1380KV33-250AXC 数据手册

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CY7C1380KV33  
CY7C1382KV33  
18-Mbit (512K × 36/1M × 18)  
Pipelined SRAM  
18-Mbit (512K  
× 36/1M × 18) Pipelined SRAM  
Features  
Functional Description  
■ Supports bus operation up to 250 MHz  
■ Available speed grades are 250, 200, and 167 MHz  
■ Registered inputs and outputs for pipelined operation  
■ 3.3 V core power supply  
The CY7C1380KV33/CY7C1382KV33 SRAM integrates  
524,288 × 36 and 1,048,576 × 18 SRAM cells with advanced  
synchronous peripheral circuitry and a two-bit counter for  
internal burst operation. All synchronous inputs are gated by  
registers controlled by a positive edge triggered clock input  
(CLK). The synchronous inputs include all addresses, all data  
inputs, address-pipelining chip enable (CE1), depth-expansion  
chip enables (CE2 and CE3), burst control inputs (ADSC, ADSP,  
and ADV), write enables (BWX, and BWE), and global write  
(GW). Asynchronous inputs include the output enable (OE) and  
the ZZ pin.  
■ 2.5 V or 3.3 V I/O power supply  
■ Fast clock-to-output times  
❐ 2.5 ns (for 250 MHz device)  
■ Provides high performance 3-1-1-1 access rate  
■ Separate processor and controller address strobes  
■ Synchronous self-timed write  
Addresses and chip enables are registered at rising edge of  
clock when address strobe processor (ADSP) or address strobe  
controller (ADSC) are active. Subsequent burst addresses can  
be internally generated as they are controlled by the advance pin  
(ADV).  
■ Asynchronous output enable  
■ Single cycle chip deselect  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed write cycle. This part supports byte write  
operations (see Pin Definitions on page 6 and Truth Table on  
page 10 for further details). Write cycles can be one to two or four  
bytes wide as controlled by the byte write control inputs. GW  
when active LOW causes all bytes to be written.  
■ Available in JEDEC-standard Pb-free 100-pin TQFP and non  
Pb-free 165-ball FBGA package.  
■ IEEE 1149.1 JTAG-Compatible Boundary Scan  
■ ZZ sleep mode option  
The CY7C1380KV33/CY7C1382KV33 operates from a +3.3 V  
core power supply while all outputs operate with a +2.5 or +3.3 V  
power supply. All inputs and outputs are JEDEC-standard and  
JESD8-5-compatible.  
Selection Guide  
Description  
Maximum Access Time  
250 MHz  
2.5  
200 MHz  
3.0  
167 MHz Unit  
3.4  
143  
163  
ns  
Maximum Operating Current  
× 18  
× 36  
180  
158  
mA  
200  
178  
Cypress Semiconductor Corporation  
Document Number: 001-97878 Rev. *E  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised July 1, 2016  
1234567...33

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CY7C1380KV33-250AXC 替代型号

型号 品牌 替代类型 描述 数据表
CY7C1380D-250AXC CYPRESS

类似代替

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