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CY7C1364B-200AC PDF预览

CY7C1364B-200AC

更新时间： 2024-11-16 20:02:23
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
16页 334K
描述
Standard SRAM, 256KX32, 3ns, CMOS, PQFP100

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CY7C1364B-200AC 技术参数

生命周期：ActiveReach Compliance Code：compliant
风险等级：5.8最长访问时间：3 ns
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
内存密度：8388608 bit内存集成电路类型：STANDARD SRAM
内存宽度：32端子数量：100
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256KX32
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装等效代码：QFP100,.63X.87
封装形状：RECTANGULAR封装形式：FLATPACK
并行/串行：PARALLEL电源：3.3 V
认证状态：Not Qualified最大待机电流：0.03 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.22 mA标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.635 mm端子位置：QUAD
Base Number Matches：1

CY7C1364B-200AC 数据手册

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CY7C1364B  
9-Mb (256K x 32) Pipelined Sync SRAM  
Features  
Functional Description[1]  
• Registered inputs and outputs for pipelined operation  
• 256K × 32 common I/O architecture  
• 3.3V core power supply  
• 3.3V I/O operation  
• Fast clock-to-output times  
The CY7C1364B SRAM integrates 262,144 x 32 SRAM cells  
with advanced synchronous peripheral circuitry and a two-bit  
counter for internal burst operation. All synchronous inputs are  
gated by registers controlled by a positive-edge-triggered  
Clock Input (CLK). The synchronous inputs include all  
addresses, all data inputs, address-pipelining Chip Enable  
(
), depth-expansion Chip Enables (CE and  
), Burst  
CE3  
CE1  
2
— 3.0 ns (for 200-MHz device)  
— 3.5 ns (for 166-MHz device)  
Control inputs (  
,
,
and  
ADSC ADSP  
), Write Enables  
ADV  
(
, and  
), and Global Write (  
BWE  
). Asynchronous  
GW  
BW[A:D]  
inputs include the Output Enable ( ) and the ZZ pin.  
OE  
• Provide high-performance 3-1-1-1 access rate  
Addresses and chip enables are registered at rising edge of  
• User-selectable burst counter supporting Intel  
clock when either Address Strobe Processor (  
) or  
ADSP  
Pentium® interleaved or linear burst sequences  
Address Strobe Controller (  
) are active. Subsequent  
ADSC  
burst addresses can be internally generated as controlled by  
the Advance pin ( ).  
• Separate processor and controller address strobes  
• Synchronous self-timed writes  
• Asynchronous output enable  
• Offered in JEDEC-standard 100-pin TQFP package  
• “ZZ” Sleep Mode Option  
ADV  
Address, data inputs, and write controls are registered on-chip  
to initiate a self-timed Write cycle.This part supports Byte Write  
operations (see Pin Descriptions and Truth Table for further  
details). Write cycles can be one to four bytes wide as  
controlled by the Byte Write control inputs.  
when active  
GW  
causes all bytes to be written.  
LOW  
The CY7C1364B operates from a +3.3V core power supply  
while all outputs also operate with a +3.3V supply. All inputs  
and outputs are JEDEC-standard JESD8-5-compatible.  
Logic Block Diagram  
A0, A1, A  
ADDRESS  
REGISTER  
2
A[1:0]  
MODE  
Q1  
ADV  
CLK  
BURST  
COUNTER  
AND  
CLR  
Q0  
LOGIC  
ADSC  
ADSP  
DQ  
BYTE  
WRITE REGISTER  
D
DQ  
BYTE  
WRITE DRIVER  
D
BW  
D
DQ  
BYTE  
C
DQ  
BYTE  
C
BW  
C
OUTPUT  
BUFFERS  
WRITE DRIVER  
OUTPUT  
REGISTERS  
WRITE REGISTER  
MEMORY  
ARRAY  
SENSE  
AMPS  
DQ s  
DQ  
B
E
DQ  
B
BYTE  
WRITE DRIVER  
BYTE  
WRITE REGISTER  
BW  
BW  
B
A
DQ  
A
DQ  
A
BYTE  
WRITE DRIVER  
BYTE  
WRITE REGISTER  
BWE  
INPUT  
REGISTERS  
GW  
ENABLE  
REGISTER  
PIPELINED  
ENABLE  
CE  
CE  
CE  
1
2
3
OE  
SLEEP  
CONTROL  
ZZ  
1
Note:  
1. For best-practices recommendations, please refer to the Cypress application note System Design Guidelines on www.cypress.com.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-05420 Rev. **  
Revised January 26, 2004  
1234567...16

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