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CY62127DV18LL-55BVI

更新时间： 2024-01-22 22:51:36

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		内存集成电路静态存储器
页数	文件大小	规格书
13页	217K
描述
1M (64K x 16) Static RAM

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CY62127DV18LL-55BVI 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2-44	针数：	44
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.83
最长访问时间：	55 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PDSO-G44	JESD-609代码：	e0
长度：	18.415 mm	内存密度：	1048576 bit
内存集成电路类型：	STANDARD SRAM	内存宽度：	16
湿度敏感等级：	3	功能数量：	1
端子数量：	44	字数：	65536 words
字数代码：	64000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	64KX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装等效代码：	TSOP44,.46,32	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	240	电源：	1.8 V
认证状态：	Not Qualified	座面最大高度：	1.194 mm
最小待机电流：	1 V	子类别：	SRAMs
最大压摆率：	0.005 mA	最大供电电压 (Vsup)：	1.95 V
最小供电电压 (Vsup)：	1.65 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	TIN LEAD
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	10.16 mm	Base Number Matches：	1

CY62127DV18LL-55BVI 数据手册

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CY62127DV18

MoBL2^®

ADVANCE

INFORMATION

AC Test Loads and Waveforms

ALL INPUT PULSES

V_CC

V_CCTyp

90%

UTPUT

10%

GND

C_L= 30 p F

Rise Tim e :

1 V/ ns

Fa ll Tim e :

1 V/ ns

INCLUDING

JIG AND

SCOPE

Eq uiva le nt to :

THÉVENIN EQUIVALENT

R_TH

OUTPUT

Pa ra m e te rs

1.8V

1350 0

1080 0

6000

UNIT

Ω

R 1

R 2

Ω

R _TH

V_TH

Ω

0.80

Data Retention Characteristics

Parameter

V_DR

I_CCDR

Description

V_CCfor Data Retention

Data Retention Current

Conditions

Min.

Typ.^[4]

Max.

1.95

Unit

V_CC= 1V, CE₁> V_CC− 0.2V, CE₂<

0.2V, V_IN> V_CC− 0.2V or V_IN< 0.2V

µA

TBD

[5]

t_CDR

Chip Deselect to Data Reten-

tion Time

[6]

t_R

Operation Recovery Time

t_RC

Data Retention Waveform^[7]

DATA RETENTION MODE

V_{CC(m in.)}

t_R

V_DR> 1.0V

V_{CC(m in.)}

t_CDR

CE₁o r

BHE BLE

o r

Notes:

6. Full device operation requires linear V_CCramp from V_DRto V_CC(min.)> 100 µs or stable at V_CC(min.)> 100 µs.

7. BHE BLE is the AND of both BHE and BLE. Chip can be deselected by either disabling the chip enable signals or by disabling both BHE and BLE.

Document #: 38-05226 Rev. **

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