CY2V9950ACT

更新时间： 2024-11-19 03:12:59

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赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路
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9页	251K
描述
2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer

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CY2V9950ACT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	7 X 7 MM, 1 MM HEIGHT, PLASTIC, TQFP-32
针数：	32	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.87
Is Samacsys：	N	其他特性：	ALSO OPERATES WITH 3.3V SUPPLY
输入调节：	STANDARD	JESD-30 代码：	S-PQFP-G32
JESD-609代码：	e0	长度：	7 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.012 A
功能数量：	1	反相输出次数：
端子数量：	32	实输出次数：	8
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TQFP
封装等效代码：	TQFP32,.35SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK, THIN PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	2.5/3.3 V	Prop。Delay @ Nom-Sup：	0.25 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.65 ns
座面最大高度：	1.2 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7 mm	最小 fmax：	200 MHz
Base Number Matches：	1

CY2V9950ACT 数据手册

CY2V9950

2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer

Features

Functional Description

• 2.5V or 3.3V operation

The CY2V9950 is a low-voltage, low-power, eight-output,

200-MHz clock driver. It features functions necessary to

optimize the timing of high performance computer and

communication systems.

• Split output bank power supplies

• Output frequency range: 6 MHz to 200 MHz

• Output-output skew < 150 ps

• Cycle-cycle jitter < 100 ps

The user can program the output banks through 3F[0:1] and

4F[0:1]pins. Any one of the outputs can be connected to

feedback input to achieve different reference frequency multi-

plication and divide ratios and zero input-output delay.

The device also features split output bank power supplies

which enable the user to run two banks (1Qn and 2Qn) at a

power supply level different from that of the other two banks

(3Qn and 4Qn). Additionally, the PE pin controls the synchro-

nization of the output signals to either the rising or the falling

edge of the reference clock.

• Selectable positive or negative edge synchronization

• Selectable phase-locked loop (PLL) frequency range

• 8 LVTTL outputs driving 50Ω terminated lines

• LVCMOS/LVTTL Over-voltage tolerant reference input

• 2x, 4x multiply and (1/2)x, (1/4)x divide ratios

• Spread-Spectrum-compatible

• Pin-compatible with IDT5V9950 and IDT5T9950

• Industrial temperature range: –40°C to +85°C

• 32-pin TQFP package

Pin Configuration

Block Diagram

TEST

FS VDDQ1

REF

PLL

32 31 30 29 28 27 26 25

3F1

24 1F1

23 1F0

4F0

4F1

1Q0

1Q1

sOE#

VDDQ1

1Q0

1Q1

VSS

1F1:0

CY2V9950

VDDQ4

4Q1

4Q0

VSS

2Q0

2Q1

2F1:0

3F1:0

4F1:0

9 10 11 12 13 14 15 16

3Q0

/ K

3Q1

VDDQ3

4Q0

/ M

4Q1

sOE#

VDDQ4

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose, CA 95134

•

408-943-2600

Document #: 38-07436 Rev. *A

Revised August 11, 2004

12 3 4 5 6 7...9

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