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CY2V9950AIT

更新时间： 2024-11-19 03:12:59
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟驱动器逻辑集成电路
页数 文件大小 规格书
9页 251K
描述
2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer

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CY2V9950AIT 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QFP包装说明：7 X 7 MM, 1 MM HEIGHT, PLASTIC, TQFP-32
针数：32Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.87
Is Samacsys：N其他特性：ALSO OPERATES WITH 3.3V SUPPLY
输入调节：STANDARDJESD-30 代码：S-PQFP-G32
JESD-609代码：e0长度：7 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER最大I（ol）：0.012 A
功能数量：1反相输出次数：
端子数量：32实输出次数：8
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TQFP
封装等效代码：TQFP32,.35SQ,32封装形状：SQUARE
封装形式：FLATPACK, THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5/3.3 VProp。Delay @ Nom-Sup：0.25 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.65 ns
座面最大高度：1.2 mm子类别：Clock Drivers
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.8 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mm最小 fmax：200 MHz
Base Number Matches：1

CY2V9950AIT 数据手册

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CY2V9950  
2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer  
Features  
Functional Description  
• 2.5V or 3.3V operation  
The CY2V9950 is a low-voltage, low-power, eight-output,  
200-MHz clock driver. It features functions necessary to  
optimize the timing of high performance computer and  
communication systems.  
• Split output bank power supplies  
• Output frequency range: 6 MHz to 200 MHz  
• Output-output skew < 150 ps  
• Cycle-cycle jitter < 100 ps  
The user can program the output banks through 3F[0:1] and  
4F[0:1]pins. Any one of the outputs can be connected to  
feedback input to achieve different reference frequency multi-  
plication and divide ratios and zero input-output delay.  
The device also features split output bank power supplies  
which enable the user to run two banks (1Qn and 2Qn) at a  
power supply level different from that of the other two banks  
(3Qn and 4Qn). Additionally, the PE pin controls the synchro-  
nization of the output signals to either the rising or the falling  
edge of the reference clock.  
• Selectable positive or negative edge synchronization  
• Selectable phase-locked loop (PLL) frequency range  
• 8 LVTTL outputs driving 50Ω terminated lines  
• LVCMOS/LVTTL Over-voltage tolerant reference input  
• 2x, 4x multiply and (1/2)x, (1/4)x divide ratios  
• Spread-Spectrum-compatible  
• Pin-compatible with IDT5V9950 and IDT5T9950  
• Industrial temperature range: –40°C to +85°C  
• 32-pin TQFP package  
Pin Configuration  
Block Diagram  
TEST  
PE  
FS VDDQ1  
3
3
REF  
FB  
PLL  
32 31 30 29 28 27 26 25  
3F1  
1
2
3
4
5
6
7
8
24 1F1  
23 1F0  
4F0  
4F1  
PE  
1Q0  
1Q1  
22  
21  
20  
19  
18  
17  
sOE#  
VDDQ1  
1Q0  
1Q1  
VSS  
VSS  
1F1:0  
CY2V9950  
VDDQ4  
4Q1  
4Q0  
VSS  
2Q0  
2Q1  
2F1:0  
3F1:0  
4F1:0  
9 10 11 12 13 14 15 16  
3Q0  
3
3
/ K  
3Q1  
VDDQ3  
4Q0  
3
3
/ M  
4Q1  
sOE#  
VDDQ4  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07436 Rev. *A  
Revised August 11, 2004  
1234567...9

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型号 品牌 获取价格 描述 数据表
CY2V995AC CYPRESS

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 		S2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer
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