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CY2V995AC

更新时间： 2024-11-18 22:10:31
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赛普拉斯 - CYPRESS /
页数 文件大小 规格书
10页 283K
描述
S2.5/3.3V 200-MHz Multi-Output Zero Delay Buffer

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CY2V995AC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：10 X 10 MM, 1 MM HEIGHT, PLASTIC, TQFP-44
针数：44Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.88
其他特性：ALSO OPERATES WITH 3.3V SUPPLY输入调节：STANDARD
JESD-30 代码：S-PQFP-G44JESD-609代码：e0
长度：10 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
最大I（ol）：0.012 A功能数量：1
反相输出次数：端子数量：44
实输出次数：8最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：TQFP封装等效代码：TQFP44,.47SQ,32
封装形状：SQUARE封装形式：FLATPACK, THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5/3.3 V
Prop。Delay @ Nom-Sup：0.25 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.65 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
最小 fmax：200 MHzBase Number Matches：1

CY2V995AC 数据手册

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CY2V995  
2.5/3.3V 200-MHz Multi-Output  
Zero Delay Buffer  
Description  
Features  
• 2.5V or 3.3V operation  
The CY2V995 is a low-voltage, low-power, eight output,  
200-MHz clock driver. It features function necessary to  
optimize the timing of high-performance computer and  
communication systems.  
The user can program the frequency of the output banks  
through nF[0:1] and DS[0:1] pins. Any one of the outputs can  
be connected to feedback input to achieve different reference  
frequency multiplication and divide ratios and zero  
input-output delay.  
The device also features split output bank power supplies  
which enable the user to run two banks (1Qn and 2Qn) at a  
power supply level different from that of the other two banks  
(3Qn and 4Qn). Additionally, the PE pin controls the synchro-  
nization of the output signals to either the rising or the falling  
edge of the reference clock.  
• Split output bank power supplies  
• Output frequency range: 6 MHz to 200 MHz  
• Output-output skew: < 150 ps  
• Cycle-cycle jitter: < 100 ps  
• Selectable positive or negative edge synchronization  
• 8 LVTTL outputs driving 50Ω terminated lines  
• LVCMOS/LVTTL over-voltage tolerant reference input  
• Selectable phase-locked loop (PLL) frequency range  
and lock indicator  
• (1-6,8,10,12)x multiply and (1/2,1/4)x divide ratios  
• Spread-Spectrum-compatible  
• Power-down mode  
• Industrial temperature range: –40°C to +85°C  
• 44-pin TQFP package  
Block Diagram  
Pin Configuration  
TEST  
PE  
FS VDDQ1  
PD#  
REF  
3
3
LOCK  
PLL  
/N  
FB  
44 43 42 41 40 39 38 37 36 35 34  
3
3
4F1  
sOE#  
PD#  
PE  
VDDQ4  
1
1F0  
32 DS1  
33  
DS1:0  
2
1Q0  
1Q1  
3
31  
30  
29  
28  
27  
DS0  
1F1:0  
4
LOCK  
VDDQ1  
VDDQ1  
1Q0  
5
CY2V995  
6
VDDQ4  
2Q0  
2Q1  
7
4Q1  
2F1:0  
3F1:0  
4F1:0  
8
4Q0  
26 1Q1  
9
VSS  
25  
24  
23 VSS  
VSS  
VSS  
VSS  
10  
11  
3Q0  
VSS  
3
3
12 13 14 15 16 17 18 19 20 2122  
/K  
3Q1  
VDDQ3  
4Q0  
3
3
/M  
4Q1  
sOE#  
VDDQ4  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07435 Rev. *A  
Revised January 19, 2004  
1234567...10

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型号 品牌 获取价格 描述 数据表
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