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CY24204ZC-2T PDF预览

CY24204ZC-2T

更新时间： 2024-11-27 14:33:11
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
6页 48K
描述
Video Clock Generator, 74.175MHz, CMOS, PDSO16, 4.40 MM, TSSOP-16

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CY24204ZC-2T 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：4.40 MM, TSSOP-16
针数：16Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.87Is Samacsys：N
JESD-30 代码：R-PDSO-G16JESD-609代码：e0
长度：5 mm端子数量：16
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：74.175 MHz封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
主时钟/晶体标称频率：27 MHz认证状态：Not Qualified
座面最大高度：1.1 mm子类别：Clock Generators
最大压摆率：25 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, VIDEO
Base Number Matches：1

CY24204ZC-2T 数据手册

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CY24204  
MediaClock™  
DTV, STB Clock Generator  
Features  
Benefits  
• Integrated phase-locked loop (PLL)  
• Low jitter, high-accuracy outputs  
• VCXO with Analog Adjust  
• 3.3V operation  
• Internal PLL with up to 400MHz internal operation  
• Meets critical timing requirements in complex system  
designs  
• Large ±150ppm range, better linearity  
• Enables application compatibility  
Part Number Outputs  
Input Frequency  
Output Frequency Range  
CY24204-1  
CY24204-2  
CY24204-3  
CY24204-4  
3
4
4
4
27-MHz Crystal Input  
27-MHz Crystal Input  
27-MHz Crystal Input  
27-MHz Crystal Input  
One copy of 27-MHz reference clock output, two copies of  
27/27.027/74.250/74.175 MHz (frequency selectable)  
Two copies of 27-MHz reference clock output, two copies of  
27/27.027/74.250/74.175 MHz (frequency selectable)  
Two copies of 27-MHz reference clock output, two copies of  
27/27.027/74.250/74.17582418 MHz (frequency selectable)  
Two copies of 27-MHz reference clock output, two copies of  
27/27.027/74.250/74.17582418 MHz (frequency selectable,  
Increased VCXO pull range)  
CY24204-5  
4
27-MHz Crystal Input  
Two copies of 27-MHz reference clock output, two copies of  
27/27.027/74.250/74.17582418 MHz (frequency selectable,  
Increased output drive strength)  
Pin Configurations  
Block Diagram  
16-pin TSSOP  
XOUT  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
XIN  
XIN  
VDD  
Q
OSC.  
Φ
OE  
VCO  
OUTPUT  
MULTIPLEXER  
AND  
XOUT  
VCXO  
FS1  
VSS  
AVDD  
CLK1  
CLK2  
P
DIVIDERS  
VCXO  
AVSS  
VSSL  
NC  
CLK1  
VDDL  
PLL  
11  
10  
REFCLK1  
FS0  
9
REFCLK1  
CLK2  
REFCLK2  
FS0  
FS1  
OE  
(-2,-3,-4,-5)  
16-pin TSSOP  
XOUT  
1
2
3
4
5
6
16  
15  
14  
13  
12  
XIN  
VDD  
OE  
FS1  
VSS  
AVDD  
VSSL  
VSS  
VDD  
AVDD AVSS  
VDDL  
VCXO  
AVSS  
VSSL  
CLK1  
VDDL  
11  
10  
REFCLK2  
REFCLK1  
7
8
FS0  
9
CLK2  
Cypress Semiconductor Corporation  
Document #: 38-07450 Rev. *A  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Revised September 8, 2003  
123456

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