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Datasheet > 晶体管 > 功率场效应晶体管> CTLDM7120-M621H
CTLDM7120-M621H PDF预览

CTLDM7120-M621H

更新时间： 2024-02-14 10:30:01
品牌 Logo 应用领域
CENTRAL 晶体晶体管功率场效应晶体管开关脉冲光电二极管
页数 文件大小 规格书
2页 418K
描述
SURFACE MOUNT N-CHANNEL ENHANCEMENT-MODE SILICON MOSFET

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CTLDM7120-M621H 技术参数

是否Rohs认证： 符合生命周期：Obsolete
Reach Compliance Code：compliant风险等级：5.84
配置：Single最大漏极电流 (Abs) (ID)：1 A
FET 技术：METAL-OXIDE SEMICONDUCTOR工作模式：ENHANCEMENT MODE
最高工作温度：150 °C极性/信道类型：N-CHANNEL
最大功率耗散 (Abs)：1.6 W子类别：FET General Purpose Power
表面贴装：YESBase Number Matches：1

CTLDM7120-M621H 数据手册

 浏览型号CTLDM7120-M621H的Datasheet PDF文件第2页 
CTLDM7120-M621H  
SURFACE MOUNT  
N-CHANNEL  
ENHANCEMENT-MODE  
SILICON MOSFET  
www.centralsemi.com  
DESCRIPTION:  
The CENTRAL SEMICONDUCTOR CTLDM7120-  
M621H is an Enhancement-mode N-Channel Field  
Effect Transistor, manufactured by the N-Channel  
DMOS Process, designed for high speed pulsed  
amplifier and driver applications. This MOSFET offers  
Low r  
and Low Threshold Voltage.  
DS(ON)  
MARKING CODE: CNH  
TLM621H CASE  
• Device is Halogen Free by design  
FEATURES:  
• ESD protection up to 2kV  
APPLICATIONS:  
• Load/Power switches  
• Low r  
(0.25Ω MAX @ V =1.5V)  
GS  
DS(ON)  
• Power supply converter circuits  
• Battery powered portable equipment  
• High current (I =1.0A)  
D
• Logic level compatibility  
MAXIMUM RATINGS: (T =25°C)  
Drain-Source Voltage  
SYMBOL  
UNITS  
V
A
V
20  
8.0  
DS  
GS  
Gate-Source Voltage  
V
V
A
Continuous Drain Current (Steady State)  
Maximum Pulsed Drain Current, tp=10μs  
Power Dissipation (Note 1)  
I
1.0  
D
I
4.0  
A
DM  
P
1.6  
W
D
Operating and Storage Junction Temperature  
Thermal Resistance (Note 1)  
T
T
-65 to +150  
75  
°C  
°C/W  
J, stg  
Θ
JA  
ELECTRICAL CHARACTERISTICS: (T =25°C unless otherwise noted)  
A
SYMBOL  
TEST CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
I
, I  
V
V
V
V
V
V
V
V
V
V
V
V
V
V
=8.0V, V =0  
10  
μA  
GSSF GSSR  
GS  
DS  
GS  
DS  
GS  
GS  
GS  
GS  
DS  
DS  
DS  
DS  
DD  
DD  
DS  
I
=20V, V =0  
GS  
10  
μA  
V
DSS  
BV  
=0, I =250μA  
20  
DSS  
GS(th)  
SD  
D
V
V
=10V, I =1.0mA  
0.5  
1.2  
1.1  
V
D
=0, I =1.0A  
V
S
r
r
r
=4.5V, I =0.5A  
0.075  
0.10  
0.17  
4.2  
0.10  
0.14  
0.25  
Ω
DS(ON)  
DS(ON)  
DS(ON)  
D
=2.5V, I =0.5A  
Ω
D
=1.5V, I =0.1.0A  
Ω
D
g
=10V, I =0.5A  
S
D
FS  
rss  
iss  
C
C
C
=10V, V =0, f=1.0MHz  
45  
pF  
pF  
pF  
ns  
ns  
GS  
=10V, V =0, f=1.0MHz  
GS  
220  
120  
25  
=10V, V =0, f=1.0MHz  
oss  
GS  
t
t
=10V, V =5.0V, I =0.5A  
GS  
on  
off  
D
=10V, V =5.0V, I =0.5A  
140  
GS  
D
Notes: (1) Mounted on a 4-layer JEDEC test board with one thermal vias connecting the  
exposed thermal pad to the first buried plane. PCB was constructed as per  
JEDEC standards JESD51-5 and JESD51-7.  
R2 (17-February 2010)  
12

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