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AM27C256-55DIB

更新时间： 2024-11-15 22:18:03

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超微 - AMD		/
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12页	164K
描述
256 Kilobit (32 K x 8-Bit) CMOS EPRO

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AM27C256-55DIB 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	WDIP, DIP28,.6
针数：	28	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.61
风险等级：	5.72	最长访问时间：	55 ns
I/O 类型：	COMMON	JESD-30 代码：	R-CDIP-T28
JESD-609代码：	e0	长度：	37.1475 mm
内存密度：	262144 bit	内存集成电路类型：	UVPROM
内存宽度：	8	功能数量：	1
端子数量：	28	字数：	32768 words
字数代码：	32000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	32KX8	输出特性：	3-STATE
封装主体材料：	CERAMIC, METAL-SEALED COFIRED	封装代码：	WDIP
封装等效代码：	DIP28,.6	封装形状：	RECTANGULAR
封装形式：	IN-LINE, WINDOW	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
编程电压：	12.75 V	认证状态：	Not Qualified
座面最大高度：	5.588 mm	最大待机电流：	0.0001 A
子类别：	EPROMs	最大压摆率：	0.025 mA
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	4.5 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	15.24 mm
Base Number Matches：	1

AM27C256-55DIB 数据手册

FINAL

Am27C256

256 Kilobit (32 K x 8-Bit) CMOS EPROM

DISTINCTIVE CHARACTERISTICS

■ Fast access time

■ Latch-up protected to 100 mA from –1 V to

V_CC+ 1 V

— Speed options as fast as 45 ns

■ Low power consumption

■ High noise immunity

■ Versatile features for simple interfacing

— Both CMOS and TTL input/output compatibility

— Two line control functions

— 20 µA typical CMOS standby current

■ JEDEC-approved pinout

■ Single +5 V power supply

■ Standard 28-pin DIP, PDIP, and 32-pin PLCC

■ ±10% power supply tolerance standard

■ 100% Flashrite™ programming

— Typical programming time of 4 seconds

packages

GENERAL DESCRIPTION

The Am27C256 is a 256-Kbit, ultraviolet erasable pro-

grammable read-only memory. It is organized as 32K

words by 8 bits per word, operates from a single +5 V

supply, has a static standby mode, and features fast

single address location programming. Products are

available in windowed ceramic DIP packages, as well

as plastic one time programmable (OTP) PDIP and

PLCC packages.

thus eliminating bus contention in a multiple bus micro-

processor system.

AMD’s CMOS process technology provides high

speed, low power, and high noise immunity. Typical

power consumption is only 80 mW in active mode, and

100 µW in standby mode.

All signals are TTL levels, including programming sig-

nals. Bit locations may be programmed singly, in

blocks, or at random. The device supports AMD’s

Flashrite programming algorithm (100 µs pulses), re-

sulting in a typical programming time of 4 seconds.

Data can be typically accessed in less than 55 ns, al-

lowing high-performance microprocessors to operate

without any WAIT states. The device offers separate

Output Enable (OE#) and Chip Enable (CE#) controls,

BLOCK DIAGRAM

Data Outputs

DQ0–DQ7

Output Enable

Chip Enable

and

OE#

CE#

Output

Buffers

Prog Logic

Gating

Decoder

A0–A14

Address

Inputs

262,144

Bit Cell

Matrix

Decoder

08007I-1

Publication# 08007 Rev: I Amendment/0

Issue Date: May 1998

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