ADCLK944BCPZ-WP

更新时间： 2024-01-01 17:10:01

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亚德诺 - ADI		时钟驱动器逻辑集成电路 PC
页数	文件大小	规格书
12页	217K
描述
2.5 V/3.3 V, Four LVPECL Outputs, SiGe Clock Fanout Buffer

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ADCLK944BCPZ-WP 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	16
Reach Compliance Code：	unknown	风险等级：	5.74
Is Samacsys：	N	系列：	2400
输入调节：	DIFFERENTIAL	JESD-30 代码：	S-PQCC-N16
JESD-609代码：	e3	长度：	3 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	NOT APPLICABLE
功能数量：	1	反相输出次数：
端子数量：	16	实输出次数：	4
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	0.13 ns
认证状态：	COMMERCIAL	Same Edge Skew-Max（tskwd）：	0.015 ns
座面最大高度：	0.8 mm	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	3 mm	最小 fmax：	6200 MHz
Base Number Matches：	1

ADCLK944BCPZ-WP 数据手册

ADCLK944

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

CLK 1

12 Q1

11 Q1

10 Q2

ADCLK944

TOP VIEW

(Not to Scale)

REF

CLK 4

NOTES

1. EXPOSED PAD MUST BE CONNECTED

TO V

Figure 2. Pin Configuration

Table 6. Pin Function Descriptions

Pin No.

Mnemonic

Description

CLK

Differential Input (Positive).

V_T

Center Tap. This pin provides the center tap of a 100 Ω input resistor for the CLK and CLK inputs.

V_REF

Reference Voltage. This pin provides the reference voltage for biasing ac-coupled CLK and CLK inputs.

CLK

Differential Input (Negative).

Negative Supply Pin.

Differential LVPECL Outputs.

Positive Supply Pin.

Differential LVPECL Outputs.

The exposed pad must be connected to V_EE.

5, 16

6, ꢀ

8, 13

9, 10

11, 12

14, 15

V_EE

Q3, Q3

V_CC

Q2, Q2

Q1, Q1

Q0, Q0

EPAD

Rev. 0 | Page 6 of 12

1...3 4 567 8 9...12

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型号	品牌	描述	获取价格	数据表
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