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AD9576BCPZ

更新时间： 2024-01-31 16:01:43

品牌	Logo	应用领域
亚德诺 - ADI		时钟外围集成电路晶体
页数	文件大小	规格书
65页	1002K
描述
Dual PLL, Asynchronous Clock Generator

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AD9576BCPZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	HVQCCN,
针数：	64	Reach Compliance Code：	compliant
风险等级：	2.32	其他特性：	IT ALSO OPERATES AT 3.3V NOM SUPPLY
JESD-30 代码：	S-XQCC-N64	JESD-609代码：	e3
长度：	9 mm	湿度敏感等级：	3
端子数量：	64	最高工作温度：	85 °C
最低工作温度：	-40 °C	最大输出时钟频率：	1250 MHz
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	主时钟/晶体标称频率：	25 MHz
座面最大高度：	0.8 mm	最大供电电压：	2.625 V
最小供电电压：	2.375 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	9 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：	1

AD9576BCPZ 数据手册

Data Sheet

AD9576

Address Bits Bit Name

Settings Description

Reserved. Always configure this bit to the default value.

Reset Access

0x244

Reserved

0xꢁ

0x0

R/W

Q4 power-down

Divider power-down control.

ꢁ

Normal operation (default). The Q4 divider works normally.

Powered down. The Q0 divider is powered down.

[5:0] Q4 divider ratio

These bits set the operating divide ratio. Divide ratio = bit field value + ꢁ. 0x3

R/W

0x245

Reserved

Q4 source

Reserved. Always configure this bit to the default value.

This bit selects the OUTꢁ0 input clock source.

PLLꢁ selected reference input.

0xꢁ

0x0

ꢁ

Divider, Q4, output.

[5:0] Q4 initial phase

These bits set the divider static phase offset. The phase offset in

units of half cycles of the input clock.

0x0

0xꢁ

R/W

0x246

OUTꢁ0 CMOS

This bit determines the full swing of the OUTꢁ0 CMOS driver. Only

set this bit if the associated output format is configured as CMOS.

enable full swing

ꢁ

ꢁ.8 V swing.

Full swing.

[6:4] OUTꢁ0 driver

format

These bits select the driver format of OUTꢁ0.

Tristate.

HSTL.

LVDS.

0x4

R/W

000

00ꢁ

0ꢁ0

0ꢁꢁ

ꢁ00

ꢁ0ꢁ

ꢁꢁ0

ꢁꢁꢁ

HCSL.

CMOS (both outputs active).

CMOS (positive output only).

CMOS (negative output only).

Reserved.

[3:2] OUTꢁ0 CMOS

polarity

These bits set the polarity of the full swing CMOS output driver.

Noninverted, inverted.

Inverted, inverted.

Noninverted, noninverted.

Inverted, noninverted.

0x0

R/W

0ꢁ

ꢁ0

ꢁꢁ

ꢁ

OUTꢁ0 drive

strength

This bit selects the drive strength of the OUTꢁ0 driver and is only

applicable when the output format is configured as LVDS or full

swing CMOS.

CMOS—nominal drive; LVDS—3.5 mA.

CMOS—low drive; LVDS—4.5 mA.

Output driver enable control.

Power down.

0x0

0xꢁ

R/W

ꢁ

OUTꢁ0 enable

ꢁ

Enable.

Rev. 0 | Page 6ꢁ of 64

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AD9577	ADI	获取价格	Clock Generator with Dual PLLs
AD9577BCPZ	ADI	获取价格	Clock Generator with Dual PLLs
AD9577BCPZ-R7	ADI	获取价格	Clock Generator with Dual PLLs
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AD9578	ADI	获取价格	Dual PLL Precision Synthesizer
AD9578BCPZ	ADI	获取价格	Dual PLL Precision Synthesizer
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